LATCHEDを含む例文一覧と使い方
該当件数 : 810件
To reduce power consumption for deciding a logic level of a data bus supplied with the memory cell read-out data in a synchronous DRAM output circuit and to generate an output of a nearly source voltage level by latching the memory cell read-out data, generating a boosted voltage based on the latched data and driving an n-channel field effect transistor.例文帳に追加
シンクロナスＤＲＡＭの出力回路において、メモリセル読み出しデータが供給されるデータバスの論理レベルを確定するための消費電力を低減するとともに、メモリセル読み出しデータをラッチし、ラッチしたデータに基づいて昇圧された電圧を発生させてｎチャネル電界効果トランジスタを駆動することでほぼ電源電圧レベルの出力を発生できるようにする。 - 特許庁
In each of the address electrode driving parts 10a_1 to 10a_n, a latch 16 latches a preceding pulse outputted from a latch 12 and inputs the latched pulse and a new pulse outputted from the latch to an EXCLUSIVE-OR circuit 18, and only when these pulses are different from each other, a driving pulse /ACL is outputted from a NOT-AND circuit 19.例文帳に追加
アドレス電極駆動部１０ａ_１ （〜１０ａ_ｎ ）において、ラッチ１６により、ラッチ１２から出力された前のパルスをラッチし、ラッチ１２から出力された新たなパルスとを排他的論理和回路１８に入力し、これらパルスが異なった場合のみ、否定論理積回路１９から駆動パルス／ＡＣＬを出力する。 - 特許庁
This synchronous semiconductor memory, which has latch circuits and an output circuit for outputting the data latched in the latch circuits and keeps the output circuit in a high impedance when the power is supplied, is provided with an internal reset output means for resetting the latch circuits at the time when data are not inputted.例文帳に追加
ラッチ回路と、前記ラッチ回路でラッチされたデータを出力する出力回路とを有する電源投入時に前記出力回路をハイインピーダンスにするようにした同期型半導体記憶装置であって、前記同期型半導体記憶装置は、データ入力時以外には、前記ラッチ回路をリセットする内部リセット出力手段を有することを特徴とする。 - 特許庁
That is, the present STC value is latched (110) whenever the time stamp value is extracted from the packet.例文帳に追加
別の組は、（Ａ）ピクチャ当たりのゼロスタッフィングビットに対する有用ビットの割合を示し、また（Ｂ）フレームピクチャからフィールドピクチャを識別し、あるいは（Ｃ）バーをピクチャ数としてよりもビットストリームにおける３：２プルダウンフレーム構造の存在を示すことにより、ピクチャ当たりのビット数に関係した情報を提供する。 - 特許庁
The logical circuit, corresponding to the power source instantaneous interruption, is provided with a first latch circuit L1 for inputting a data signal from an outer circuit via a first switch SW1 and latching the data signal; and a second latching circuit L2 for inputting the data signal latched in the first latching circuit L1 via a second switch SW2, latching the data signal, and outputting it to the outer circuit.例文帳に追加
第１スイッチＳＷ１を介して外部回路からデータ信号が入力されると共に、データ信号をラッチする第１ラッチ回路Ｌ１と、第２スイッチＳＷ２を介して第１ラッチ回路Ｌ１にてラッチされているデータ信号を入力し、そのデータ信号をラッチすると共に外部回路に出力する第２ラッチ回路Ｌ２と、を備える。 - 特許庁
For example, by receiving a signal amplified and latched by the first latch circuit by the second latch circuit, and then electrically disconnecting the first and second latch circuits by use of the transmission control section 4905, it becomes possible to amplify and latch a signal received by the second latch circuit in the second latch circuit and utilize the output signal, simultaneously with regulating body potentials by applying a step waveform voltage 5003 to MOS transistors 4901 constituting the first latch circuit.例文帳に追加
例えば、第１のラッチ回路によって増幅・ラッチされた信号を第２のラッチ回路で受けて、その後に伝達制御部４９０５を用いて、第１、第２のラッチ回路を電気的に切り離すことで、第１のラッチ回路を構成するＭＯＳ型トランジスタ４９０１にステップ波形電圧５００３を印加してボディ電位を整えると同時に、第２のラッチ回路受けた信号を、第２のラッチ回路で増幅・ラッチ動作させ、その出力信号を利用することが可能となる。 - 特許庁
This device comprises bit lines, plural word lines arranged perpendicularly to these bit lines, plural memory cells arranged respectively at intersection regions of the bit lines and the word lines, a storing circuit having at least two latches latching data, and a program data discriminating circuit setting the bit lines to either of program voltage and program prohibiting voltage depending on a logic state of data latched by the latch by programming operation.例文帳に追加
ビットラインと、このビットラインに対して垂直に配列された複数本のワードラインと、前記ビットラインと前記ワードラインの交差領域にそれぞれ配列された複数個のメモリセルと、それぞれが対応する入出力ラインに接続され、データをラッチする少なくとも２つのラッチを有する貯蔵回路と、前記ラッチにラッチされたデータの論理状態によりプログラム動作で前記ビットラインをプログラム電圧及びプログラム禁止電圧のうちの一つに設定するプログラムデータ判別回路とを含む。 - 特許庁
In this parking brake system in a vehicle without having an EBS, working fluid from a pressure source 18 is supplied to brakes 10a-10d under control of a manual power control device 22 for a parking brake, and as the parking brake is selected by actuation of the manual power control device 22, brakes 10a-10d are mechanically locked or latched at a specified position.例文帳に追加
ＥＢＳを備えていない車両におけるパーキングブレーキシステムであって、パーキングブレーキのために、手動式電動制御装置２２の制御の下で圧力源１８からの作動流体がブレーキ１０ａ〜１０ｄに供給されるようになっており、手動式電動制御装置２２の作動によってパーキングブレーキが選択されると、ブレーキ１０ａ〜１０ｄが機械的に所定位置にロックまたはラッチされるように構成されたパーキングブレーキシステム。 - 特許庁
The semiconductor integrated circuit includes an address control circuit that generates a carry on activation of a test mode signal according to a column instruction word when the least significant bit of an external address is fixed, latches an initial internal address to the external address, combines the latched initial internal address and the carry to output the address successively increasing from the initial internal address by the carry.例文帳に追加
本発明の半導体集積回路は、外部アドレスの最下位ビットが固定にされる場合に、コラム命令語に応じて、テストモード信号が活性化すればキャリーを生成し、前記外部アドレスを初期内部アドレスにラッチして、ラッチされた前記初期内部アドレスと前記キャリーとを組み合わせることで、前記キャリーにより前記初期内部アドレスから順次増加するアドレスを出力するアドレス制御回路を含む。 - 特許庁
This device is constituted of a memory cell array, and a differential amplifier and a latch circuit in which for first waiting time operation, each of a pair of signal outputted from the memory cell array is latched an outputted responding to an enable-signal, for second waiting time operation, voltage difference of each of a pair of signal outputted from the memory cell array is amplified and outputted responding to an enable-signal.例文帳に追加
半導体メモリ装置及びそのデータ読出し方法であって、メモリセルアレイ、及び第１待ち時間動作の場合にはイネーブル信号に応答してメモリセルアレイから出力される信号対の各々をラッチして出力し、第２待ち時間動作の場合にはイネーブル信号に応答してメモリセルアレイから出力される信号対の各々の電圧差を増幅して出力するための差動増幅及びラッチ回路で構成されている。 - 特許庁
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