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Programming Deviceの部分一致の例文一覧と使い方
該当件数 : 710件
The device is provided with a history data storage means 16 storing the programming base data constituted of working element data composed of shape data regarding shapes of stock and the shapes of respective working parts of the products and process data regarding working kinds of the respective working parts and tool related data regarding tools used in working and working conditions beforehand for a plurality of the products.例文帳に追加
ＮＣプログラム生成の基礎データであって、素材の形状及び製品の各加工部位の形状に関する形状データ、各加工部位の加工種類に関する工程データからなる加工要素データと、加工に使用する工具及び加工条件に関する工具関連データとから構成されるプログラミング基礎データを、予め複数の製品について記憶した履歴データ記憶手段１６を備える。 - 特許庁
The NAND flash memory device includes: a cell array including a plurality of pages; a page buffer storing program data of the plurality of pages; a data storage circuit providing program verification data to the page buffer; and a control unit programming the plurality of pages without program verification operation and performing a program verification operation on the plurality of pages by using the program verification data.例文帳に追加
本発明によるＮＡＮＤフラッシュメモリ装置は、複数のページを有するセルアレイと、前記複数のページのプログラムデータを格納するページバッファと、プログラム検証データを前記ページバッファに提供するためのデータ格納回路と、プログラム検証動作なしに前記複数のページをプログラムし、前記プログラム検証データを用いて前記複数のページに対するプログラム検証動作を行うための制御ユニッと、を含む。 - 特許庁
The semiconductor device further integrating and systemizing a plurality of integrated circuits different in functions such as a dram block 1, a logic circuit block 2 and an analog circuit block 3 is provided with a test control circuit 4 controlling input of a test signal to each integrated circuit, and a fuse programming circuit block 5 restricting the input of the test signal to each integrated circuit from the test control circuit 4.例文帳に追加
ＤＲＡＭブロック１、論理回路ブロック２、アナログ回路ブロック３など機能の異なった複数の集積回路をさらに集積してシステム化した半導体装置であって、各々の集積回路へのテスト信号の入力を制御するテストコントロール回路４と、このテストコントロール回路４から各集積回路へのテスト信号の入力を所定の集積回路の１つに限定するヒューズプログラミング回路ブロック５とを設ける。 - 特許庁
This device has an electrically erasable and writable nonvolatile memory 18, a central processing unit 12 accessible to the nonvolatile memory, and a mode setting means MC for selectively setting an on-board programming mode for performing the erasing and writing of the nonvolatile memory by the central processing unit and a PROM mode for performing the erasing and writing of the nonvolatile memory by an external PROM writer.例文帳に追加
電気的に消去及び書込み可能な不揮発性メモリ（１８）と、前記不揮発性メモリをアクセス可能な中央処理装置（１２）と、前記中央処理装置により前記不揮発性メモリの消去及び書込みを行うオンボードプログラミングモードと外部のＰＲＯＭライタにより前記不揮発性メモリの消去及び書込みを行うＰＲＯＭモードを選択的に設定可能なモード設定手段（ＭＣ）と有する。 - 特許庁
To attain a high speed operation by recognizing the coexistence of automatic parallelization and Opn MP and easily advancing the parallelization and to prevent the deterioration of performance at the time of parallel processing by suppressing the useless generation of threads at the time of mutual calling in an optimizing device and recording medium for generating an object code for parallelizing the execution of programs by plural threads from a source program described in prescribed programming language.例文帳に追加
本発明は、所定のプログラミング言語で記述されたソースプログラムから、複数のスレッドによりプログラムの実行を並列化するオブジェクトコードを生成する最適化装置および記録媒体に関し、自動並列化とＯｐｅｎＭＰの混在を認めて並列化を簡易に進め高速化を図ると共に、相互に呼び出し時のスレッドの無駄な生成を抑止して並列処理時の性能低下を防止することを目的とする。 - 特許庁
In the nonvolatile semiconductor memory device for programming memory cells which have a first or a second logic status, and for deleting them in sector units in accordance with input data having a plurality of bit information, the memory cell transistors of cell array block and transistors of column decoder block have a plurality of sectors which are formed by sharing a bulk area, to provide a sector structure formed of the shared bulk.例文帳に追加
第１または第２論理状態を有するメモリセルを、複数のビット情報を有する入力データに応じてプログラムしセクタ単位に消去する不揮発性半導体メモリ装置において、セルアレイブロックのメモリセルトランジスタとコラムデコーダーブロックのトランジスタが一つのバルク領域を共有して形成されたセクタを複数有し、共有バルクで形成されたセクタ構造を有する半導体メモリ装置とした。 - 特許庁
A method for programming the semiconductor memory device includes the steps of: charging at least one inhibit string channel connected to a program bit line among a plurality of bit lines and at least one channel among inhibit strings connected to an inhibit bit line, to a precharge voltage supplied to a common source line; and boosting the precharged channel by supplying a word line voltage to a plurality of cell strings.例文帳に追加
本発明による半導体メモリー装置のプログラム方法は、複数のビットラインの中でプログラムビットラインに連結される少なくとも１つのインヒビットストリングのチャンネルと、インヒビットビットラインに連結されるインヒビットストリングの中で少なくとも何れか１つのチャンネルとを共通ソースラインに供給されるプリチャージ電圧に充電する段階と、ワードライン電圧を複数のセルストリングに供給してプリチャージされたチャンネルをブースティングさせる段階と、を有する。 - 特許庁
The reference voltage generating device includes a reference voltage generating part which generates a reference voltage of specific level, a decoding part 60 which generates a decoded signal for adjusting the level of the reference voltage through antifuse programming, and a voltage adjustment part which adjusts the level of the reference voltage supplied from the reference voltage generation part by dividing the reference voltage by using plural resistances according to the decoded signal supplied from the decoding part.例文帳に追加
基準電圧生成器は、所定レベルの基準電圧を生成する基準電圧生成部と、アンチヒューズのプログラミングにより基準電圧のレベルを調整するための復号化信号を生成する復号化部（６０）と、復号化部から供給された復号化信号に基づいて複数の抵抗を用いて基準電圧を分圧することによって基準電圧生成部から供給された基準電圧のレベルを調整する電圧調整部とを含む。 - 特許庁
This device comprises bit lines, plural word lines arranged perpendicularly to these bit lines, plural memory cells arranged respectively at intersection regions of the bit lines and the word lines, a storing circuit having at least two latches latching data, and a program data discriminating circuit setting the bit lines to either of program voltage and program prohibiting voltage depending on a logic state of data latched by the latch by programming operation.例文帳に追加
ビットラインと、このビットラインに対して垂直に配列された複数本のワードラインと、前記ビットラインと前記ワードラインの交差領域にそれぞれ配列された複数個のメモリセルと、それぞれが対応する入出力ラインに接続され、データをラッチする少なくとも２つのラッチを有する貯蔵回路と、前記ラッチにラッチされたデータの論理状態によりプログラム動作で前記ビットラインをプログラム電圧及びプログラム禁止電圧のうちの一つに設定するプログラムデータ判別回路とを含む。 - 特許庁
This device is a semiconductor memory having a redundancy circuit RC replacing a defective memory cell by a redundancy memory cell in accordance with redundancy information, and provided with a charge pump 5 for programming redundancy information by dielectric-breaking down selectively a capacitor, and a redundancy control circuit 3 reproducing programmed redundancy circuit RC by supplying the prescribed electric charges to the capacitor and refreshing, and supplying reproduced redundancy information to the redundancy circuit RC.例文帳に追加
冗長情報に応じて、欠陥のあるメモリセルを冗長メモリセルに置き換える冗長回路ＲＣを有する半導体記憶装置であって、容量を選択的に絶縁破壊することによって、冗長情報をプログラムするためのチャージポンプ５と、上記容量に所定の電荷を供給してリフレッシュすることにより、プログラムされた冗長情報を再現し、再現された冗長情報を冗長回路ＲＣに供給する冗長制御回路３とを備えたことを特徴とする半導体記憶装置を提供する。 - 特許庁
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