「Tri-State」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The tri-state buffer has the small area, in addition to that, has an ability for compensating delay difference between rise and fall of a signal and delay of the entire circuit is reduced by using the ability.例文帳に追加

本トライステートバッファは、面積が小さことに加えて、信号の立ち上がりと立ち下がりの遅延差を補償する能力を有しており、この能力を使って、回路全体の遅延も低減できる。 - 特許庁

When the devices 32-3n are selected, the tri-state buffers 51-53 and 55-57 execute an operation of reversed contents so that information from the selected devices 43-4n is read.例文帳に追加

デバイス３２〜３ｎを選択している場合は、トライステートバッファ５１〜５３及び５５〜５７が逆の内容の動作を行うことによって、選択したデバイス３２〜３ｎからの情報読出しを可能とする。 - 特許庁

In this case, a voltage between the differential signal lines in a pair depends on combinations of outputs from the differential output buffers 101-1, 101-2, which can output tri-state values of '+V', '-V', 'zero'.例文帳に追加

この場合、差動信号線対間の電圧は２つの差動出力バッファ１０１−１，１０１−２からの出力の組み合わせによって決定され、「＋Ｖ」、「−Ｖ」、「ゼロ」の３値を出力することができる。 - 特許庁

The decoder includes at least one control input for receiving at least a second signal and is operative, to generate the control signals for making the corresponding one of the tri-state drivers corresponding to the second signal activated.例文帳に追加

デコーダは、少なくとも第２の信号を受け取るための少なくとも１つの制御入力を含み、第２の信号に応じて、トライステート・ドライバのうちの対応する１つを動作させるための制御信号を生成する。 - 特許庁

A status management circuit 25 outputs to an input terminal of the tri-state buffer 12 a signal A_SIGNAL corresponding to a phase lead or lag of the comparison target signal COMP1 and the comparison target signal COMP2.例文帳に追加

ステータス管理回路２５は、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２位相の進みまたは遅れに応じた信号Ａ＿ＳＩＧＮＡＬをトライステートバッファ１２の入力端子に出力する。 - 特許庁

While the CPU 1 performs a processing in which the watch dog monitoring pulses cannot be outputted, the clock signals outputted from the clock generating part 4 are passed through the tri-state output buffer 5 and inputted into the watch dog timer IC 2.例文帳に追加

ウォッチドッグ監視パルスを出力できない処理をＣＰＵ１が行っている間、クロック発生部４から出力されるクロック信号がトライステート出力バッファ５を通過してウォッチドッグタイマＩＣ２に入力される。 - 特許庁

The automatic identification level control circuit of this invention includes a coupling capacitor 100, a tri-state value identification circuit 101, a level fluctuation detection circuit 102, an identification voltage control circuit 103, and a low pass filter 104.例文帳に追加

本発明の自動識別レベル制御回路は、結合コンデンサ１００、３値識別回路１０１、レベル変動検出回路１０２、識別電圧制御回路１０３、低域通過フィルタ１０４を含んで構成されている。 - 特許庁

The conventional binary ΔΣ. modulation can be realized by using the quantization reference values Vref1, Vref2 in common so as to attain a general-purpose integrated circuit in addition to tri-state ΔΣmodulation employing the two quantizers CMP1, CMP2.例文帳に追加

また、２つの量子化器ＣＭＰ１，ＣＭＰ２を用いる３値ΔΣ変調以外に、量子化基準値Ｖｒｅｆ１，Ｖｒｅｆ２を共通化することによって、従来の２値ΔΣ変調を実現し、集積回路を汎用化できる。 - 特許庁

A differential microstrip line 10 and a differential tri-plate line 11 are provided on a dielectric body, then the lines are interconnected through vias 6 to form a two-parallel line and the interval of the vias is made to have desired impedance, thereby vertically interconnecting the lines while operating the differential microstrip line 10 and the differential tri-plate line 11 in a differential state and matching the impedance of them.例文帳に追加

誘電体上に差動マイクロストリップ線路１０と差動トリプレート線路１１を設け、これらの線路をビア６にて接続して平行２線路とし、ビアの間隔を所望のインピーダンスにすることによって、差動マイクロストリップ線路１０と差動トリプレート線路１１間を差動状態のまま、インピーダンスの整合を図りつつ、垂直に接続することが可能となる。 - 特許庁

The level shift circuit comprises a pre-stage and a post-stage, the first power supply voltage is supplied as a power supply voltage of the pre-stage and the second power supply voltage is supplied as a power supply voltage of the post-stage and the tri-state buffer circuit.例文帳に追加

レベルシフト回路は前段及び後段部分から構成され、第１電源電圧は前段部分の電源電圧として、第２電源電圧は後段部分及びトライステートバッファ回路の電源電圧として供給される。 - 特許庁

Furthermore, the device has a level shift circuit which inputs the signal generated from the third external input terminal, converts a signal level and outputs the converted signal level, and a tri-state buffer circuit which inputs an output signal of the circuit, outputs it to the external output terminal, and brings the output to a high impedance state according to the second input signal.例文帳に追加

更に、第３外部入力端子からの信号を入力し信号レベルを変換して出力するレベルシフト回路及びその回路の出力信号を入力して外部出力端子に出力し第２入力信号に応じて出力をハイインピーダンス状態にすることが可能なトライステートバッファ回路を有する。 - 特許庁

The insolubilizing agent of fluorine in steelmaking slag is prepared by dissolving at least one of solid-state alkali (earth) metal phosphate selected from di-alkali metal hydrogen phosphate, tri-alkali metal phosphate and alkali earth metal phosphate into an acidic solution.例文帳に追加

第二リン酸アルカリ金属塩、第三リン酸アルカリ金属塩およびリン酸アルカリ土類金属塩から選ばれる１種以上の固体状リン酸アルカリ（土類）金属塩を酸性溶液に溶解させてなる製鋼スラグ中フッ素の不溶化剤とする。 - 特許庁

In a test circuit, a counter circuit 22 generates a control signal based on the result of comparison made by means of a comparison circuit 21 which compares test results from a circuit 1 to be tested, and an already set expected value and the operations of tri-state buffers 23 are controlled by means of the control signal.例文帳に追加

テスト対象回路（１）からのテスト結果と既設定の期待値とを比較する比較回路（２１）からの比較結果を基に、カウンタ回路（２２）が制御信号を生成し、この制御信号によりトライステートバッファ（２３）の動作を制御する。 - 特許庁

An insertion signal is supplied to the tri-state gate via a connector to the backboard and a backboard internal wire arrangement, and the activation control terminal is pulled down to an active level.例文帳に追加

そして，電源監視回路が被監視ユニットがバックボードに活線挿入された時の供給電源電圧に応答して挿入信号を出力し，当該挿入信号がバックボードとのコネクタとバックボード内配線とを経由してトライステートゲートに供給され活性化制御端子を活性レベルにプルダウンする。 - 特許庁

The comparator is provided with a signal voltage input terminal 1, a reference voltage input terminal 2, a switch 3, a switch 4, a capacitor 5, a switch 6, an inverter 7, a tri-state inverter 8, a control input terminal 9, inverters 17, 18, a switch 19, inverters 20, 21 and an output terminal 22.例文帳に追加

信号電圧入力端子１と、基準電圧入力端子２と、スイッチ３と、スイッチ４と、容量５と、スイッチ６と、インバータ７と、トライステートインバータ８と、制御入力端子９と、インバータ１７と、インバータ１８と、スイッチ１９と、インバータ２０と、インバータ２１と、出力端子２２と、を備えている。 - 特許庁

A combination circuit is generated by an OR gate by converting the tri-state to an AND gate while using a conversion rule table stored in a conversion rule storage part, a bidirectional port is divided into an input port and an output port, and the output port is connected to the OR gate of the combination circuit again.例文帳に追加

変換規則記憶部に記憶された変換規則表を用いてトライステートをＡＮＤゲートに変換してＯＲゲートによって組合せ回路を生成し、双方向ポートを入力ポートと出力ポートに分割して、出力ポートを組合せ回路のＯＲゲートに接続しなおす。 - 特許庁

A resin material mixing 50 wt.% of styrene-isobutylene-styrene tri-block copolymer (SIBS), 13 wt.% of polyphenylene oxide resin (PPO) of 25 phr to the SIBS, and 37 wt.% of polypropylene (PP) is put in a hopper of an extrusion machine for a blow molding machine to extrude it in a tube state.例文帳に追加

スチレン-イソブチレン-スチレントリブロックコポリマー（ＳＩＢＳ）５０重量％、ＳＩＢＳに対して２５ｐｈｒのポリフェニレンオキシド樹脂（ＰＰＯ）１３重量％、ポリプロピレン（ＰＰ）３７重量％を配合した樹脂材料をブロー成形機用押出機のホッパーに投入し、チューブ状に押出す。 - 特許庁

In this differential tri-state generation method, the same current is respectively energized from a current source 2 to a P channel MOSFET P3, an N channel MOSFFT N3, the P channel MOSFET P4 and the N channel MOSFET N4 and high impedance is generated between output terminals OUTA and OUTB.例文帳に追加

電流源２からＰチャンネルＭＯＳＦＥＴ Ｐ３及びＮチャンネルＭＯＳＦＥＴ Ｎ３と、ＰチャンネルＭＯＳＦＥＴ Ｐ４及びＮチャンネルＭＯＳＦＥＴ Ｎ４とにそれぞれ同一の電流を通電して出力端ＯＵＴＡ、ＯＵＴＢ間に高インピーダンスを発生する。 - 特許庁

A multiplier 131 of a transmission section 111 multiplies an output of a U/B conversion circuit 121 converting an input information signal into a bipolar signal with an output of a multi-value spread signal generating circuit 141 generating a spread signal having a tri-state value or over.例文帳に追加

送信部１１１において、入力情報信号をバイポーラ信号に変換するＵ／Ｂ変換回路１２１の出力と３値以上の値を有する拡散信号を発生する多値拡散信号発生回路１４１の出力とを乗算器１３１で乗算する。 - 特許庁

A tri-state buffer circuit 10 has a high impedance function mode and one-shot pulse output controlling means which drives potential that is opposite to currently driving buffer output potential to perform buffer output for a moment before the circuit enters the high impedance function mode and consists of an OR gate 12 and an inverter 13.例文帳に追加

高インピーダンスファンクションモードを有するバッファ回路において、高インピーダンスファンクションモードとなる前の一瞬間、現在ドライブしているバッファ出力電位とは逆側の電位にドライブしてバッファ出力するようにする、ＯＲゲート１２及びインバータ１３からなるワンショットパルス出力制御手段を有する。 - 特許庁

An output signal line of a tri-state buffer 14 of a control section 9a of an operation system of a transmission controller is connected to a CPU 12a configuring the control section 9a via a loopback receiver circuit 18 by each bit and a monitor circuit allows the CPU 12a to capture a signal of the output signal line by each bit via the loopback receiver circuit 18.例文帳に追加

伝送制御装置の動作系の制御部９ａの３ステートバッファ１４の出力信号線を各ビット毎にループバック用レシーバ回路１８を介して制御部９ａを構成するＣＰＵ１２ａに接続し、前記出力信号線の信号を各ビット毎に前記ループバック用レシーバ回路を介してＣＰＵ１２ａに取り込む監視回路を設ける。 - 特許庁