「avalanche transistor」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To provide a high breakdown voltage ESD protection diode which can be formed using the same manufacturing process as for the high breakdown voltage transistor to be protected with the high avalanche resistance.例文帳に追加

アバランシェ耐量が高く、保護する高耐圧トランジスタと同製造工程を用いて形成できる高耐圧ESD保護ダイオードを提供する。 - 特許庁

The threshold voltage of the memory transistor is controlled through injecting the charges generated by an avalanche breakdown into the control gate CG.例文帳に追加

メモリトランジスタは、アバランシェブレークダウンにより発生した電荷の制御ゲートＣＧへの注入によってしきい値電圧が制御される。 - 特許庁

At a high temperature, the protective transistor 20 decreases in threshold to 0 V or below to be turned on, and takes partial charge of a part or the whole of an avalanche current of the output transistor.例文帳に追加

高温の場合、保護トランジスタ２０は、閾値が０Ｖ以下に低下してオンし、出力トランジスタのアバランシェ電流の一部又は全部を分担する。 - 特許庁

Further, an avalanche diode 300 is connected in parallel to the insulating gate type field effect transistor 200 to prevent the same transistor 200 from being destroyed.例文帳に追加

また、絶縁ゲート型電界効果トランジスタ２００にアバランシェダイオード３００を並列に接続して、絶縁ゲート型電界効果トランジスタ２００の破壊を防ぐ。 - 特許庁

With this structure, when the excess voltage is applied on an output terminal, the protection element 1 is turned on before the MOS transistor 15, and thereby the MOS transistor 15 is protected from an avalanche current.例文帳に追加

この構造により、出力端子に過電圧が印加された際に、ＭＯＳトランジスタ１５よりも保護素子１の方が先にオン動作し、アバランシェ電流からＭＯＳトランジスタ１５が保護される。 - 特許庁

To provide an insulation gate field-effect transistor with vertical field plate structure capable of alleviating concentration of an avalanche current caused by a parasitic bipolar transistor.例文帳に追加

縦型のフィールドプレート構造を有する絶縁ゲート電界効果トランジスタにおいて、寄生バイポーラトランジスタによるアバランシェ電流の集中を緩和する。 - 特許庁

To control an avalanche phenomenon in turnoff, improve the trade-off characteristic of saturation voltage-turnoff loss and RBSOA (Rutherford back scattering operation analysis), and control oscillation in turnoff in an IGBT (insulated gate bipolar transistor).例文帳に追加

ＩＧＢＴにおいて、ターンオフ時のアバランシェ現象を抑制し、飽和電圧−ターンオフ損失のトレードオフ特性およびＲＢＳＯＡを改善し、さらにはターンオフ時の発振を抑制すること。 - 特許庁

To provide a semiconductor device and its manufacturing method for preventing avalanche breakdown from occurring due to a parasitic transistor in an element and improving reliability.例文帳に追加

素子内部の寄生トランジスタによるアバランシェ破壊の発生を防止することができ、信頼性を向上することが可能になる半導体装置とその製造方法をを提供すること。 - 特許庁

A carrier injection layer 14 of the avalanche field effect transistor is formed by an InAlAs, an InAINAs, or a GaInNAs layer, thus enabling quick, efficient, and low-noise amplification operation.例文帳に追加

アバランシェ電界効果トランジスタのキャリア注入層１４をＩｎＡｌＡｓ層、ＩｎＡｌＮＡｓ層、あるいはＧａＩｎＮＡｓ層で形成することで、高速・高効率・低雑音の増幅動作が可能となる。 - 特許庁

To provide a technology of simultaneously achieving improvement of recovery characteristic of a reflux diode and sure maintenance of avalanche resistance of MOSFET (Metal Oxide Semiconductor Field Effect Transistor) in a semiconductor device with the MOSFET and SBD (Schottky Barrier Diode) in reverse parallel with the MOSFET formed on the same semiconductor substrate.例文帳に追加

ＭＯＳＦＥＴと、ＭＯＳＦＥＴと逆並列となるＳＢＤとが同一半導体基板に形成された半導体装置において、還流ダイオードのリカバリ特性の改善と、ＭＯＳＦＥＴのアバランシェ耐量の確保との両立が可能な技術を提供する。 - 特許庁

In a spin valve transistor having a multilayer structure of a first magnetic body layer (200) grown directly on a semiconductor layer (400), a tunnel barrier layer (300) and a second magnetic body layer (100) formed sequentially on the first magnetic body layer (200), an avalanche breakdown electron multiplication layer (410) is provided on the semiconductor layer (400).例文帳に追加

半導体層（４００）上に直に成長させた第一の磁性体層（２００）と、この第一の磁性体層（２００）上に、順にトンネルバリア層（３００）と、第二の磁性体層（１００）とを積層した構造を有するスピンバルブトランジスタであって、前記半導体層（４００）上にアバランシェブレイクダウンによる電子増倍層（４１０）を設ける。 - 特許庁

A vertical MOSFET suppresses a parasitic bipolar transistor performance to improve the avalanche resistance by forming n-type regions 8 having an impurity concentration lower than an n-type substrate 1 or a p-type region 9 about the central part of a unit arrangement region having the apexes of FET cells 10 and diode cells 11 arranged on the surface of the n-type semiconductor substrate 1 with equal intervals.例文帳に追加

本発明の縦型ＭＯＳＦＥＴは、Ｎ型半導体基板１の表面上に等間隔に配置されたＦＥＴセル１０及びダイオードセル１１を頂点とした単位配置領域の中央部分を中心として、Ｎ型基板１よりも不純物濃度の低いＮ型領域８を形成するか、もしくはＰ型領域９を形成することにより、寄生バイポーラトランジスタ動作を抑制してアバランシェ耐量を向上する。 - 特許庁