「bbl」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The read circuit 12 has a detection circuit 121 that is connected to one of the pair of divided bit lines BBL, /BBL and adopts a one-side bit line read system.例文帳に追加

読み出し回路１２は、分割ビット線対ＢＢＬ、／ＢＢＬのいずれか一方に接続され片側ビット線読み出し方式を採用する検知回路１２１を備えている。 - 特許庁

The first and second bit lines, BL and bBL, have the bit line twisted structure, and the first and second bit lines, BL and bBL, are replaced with each other in a block selector region BS.例文帳に追加

第１及び第２ビット線ＢＬ，ｂＢＬは、ビット線ツイスト構造を有し、かつ、第１及び第２ビット線ＢＬ，ｂＢＬの入れ替えは、ブロックセレクタ領域ＢＳで行われる。 - 特許庁

The current source load 4 is composed of PMOS transistors QP1, QP2 provided between the pair of bit lines BL, bBL and a power terminal VCC, and an inverter 14 controlling them by an inversion potential of the pair of bit lines BL, bBL.例文帳に追加

電流源負荷４は、ビット線ＢＬ，ｂＢＬと電源端子ＶCCの間に設けられたＰＭＯＳトランジスタＱＰ１，ＱＰ２と、これらをビット線ＢＬ，ｂＢＬの反転電位により制御するインバータＩ４により構成した。 - 特許庁

A pair of bit lines BL, /BL is divided for each of, for example, 16 memory cells MCi (i=0-15), and one column is composed for each pair of divided bit lines BBL, /BBL.例文帳に追加

ビット線対ＢＬ、／ＢＬは、たとえば１６個のメモリセルＭＣｉ（ｉ＝０〜１５）毎に分割されており、この分割された分割ビット線対ＢＢＬ、／ＢＢＬ毎に１カラムを構成している。 - 特許庁

A sense amplifier (SA) 2 has a first sense node BLSA and a second sense node BBLSA connected to the pair of bit lines BL, BBL.例文帳に追加

センスアンプ（ＳＡ）２は、対をなすビット線ＢＬ，ＢＢＬに接続される第１及び第２のセンスノードＢＬＳＡ，ＢＢＬＳＡを有する。 - 特許庁

Both ends N11, N12 of the cell block MCB0 are connected to a pair of bit lines BL, BBL through selection gates Q10, Q11.例文帳に追加

セルブロックＭＣＢ０の両端Ｎ１１，Ｎ１２は、それぞれブロック選択ゲートＱ１０，Ｑ１１を介してビット線対ＢＬ，ＢＢＬに接続される。 - 特許庁

A pair of bit lines BL and bBL of a memory cell array 1 are connected to a sense amplification circuit 2 via a transfer gate 4.例文帳に追加

メモリセルアレイ１のビット線対ＢＬ，ｂＢＬはトランスファゲート４を介してセンスアンプ回路２に接続される。 - 特許庁

A memory cell array 1 has a ferroelectric capacitor of which one end is connected to bit lines BL, BBL via a transistor and the other end is connected to plate lines PL, BPL.例文帳に追加

メモリセルアレイ１は、トランジスタを介して一端がビット線ＢＬ，ＢＢＬに、他端がプレート線ＰＬ，ＢＰＬに接続される強誘電体キャパシタを持つ。 - 特許庁

The terminal N1 is connected to the bit lines BBL, BL through block selection transistors BST0, BST1, the terminal N2 is connected to plate lines BPL, PL, a gate of each cell transistor is connected to a word line WL.例文帳に追加

端子Ｎ１はブロック選択トランジスタＢＳＴ０，ＢＳＴ１を介してビット線ＢＢＬ，ＢＬに接続され、端子Ｎ２はプレート線ＢＰＬ，ＰＬに接続され、各セルトランジスタＴのゲートがワード線ＷＬに接続される。 - 特許庁

It further includes a bit line contact 13 formed on the active area 11 opposite to the MTJ element 12 of the gate electrode; a bit line BL, connected to the MTJ element 12 and formed in the first direction; and a bit line bBL connected with the bit line contact 13 and formed in the first direction.例文帳に追加

さらに、ゲート電極のＭＴＪ素子１２と反対側のアクティブエリア１１上に形成されたビット線コンタクト１３と、ＭＴＪ素子１２に接続され、第１方向に形成されたビット線ＢＬと、ビット線コンタクト１３に接続され、第１方向に形成されたビット線ｂＢＬとを備える。 - 特許庁

The ratio HA/HT should be 0.30-0.40, including the limits, where HA is the radial direction height from the outer side face in the radial direction of a core 22 to the top 26 of the apex 24 and HT is the radial direction height to the tread end Te with the bead base line BBL used as the reference.例文帳に追加

ビードベースラインＢＢＬが基準とされたトレッド端Ｔｅまでの半径方向高さＨＴに対するこのコア２２の半径方向外側面からエイペックス２４の上端２６までの半径方向高さＨＡの比ＨＡ／ＨＴは、０．３０以上０．４０以下である。 - 特許庁

Word lines WL are arranged so that gates of unit cells corresponding to cell blocks arranged in the y direction are connected commonly, and bit lines BL, BBL to which first terminals A of a plurality of cell blocks arranged across the word line WL in the x direction are commonly connected are arranged.例文帳に追加

ｙ方向に並ぶセルブロックの対応するユニットセルのゲートを共通接続するように、ワード線ＷＬが配設され、ワード線ＷＬと交差して、ｘ方向に並ぶ複数のセルブロックの第１の端子Ａが共通接続されるビット線ＢＬ，ＢＢＬが配設される。 - 特許庁

Cell blocks MCB0, MCB1 constituted by connecting in series plural memory cells MC in which a ferroelectric capacitor C and a cell transistor T are connected in parallel between terminals N1 and N2 is formed along a pair of bit lines BBL, BL.例文帳に追加

強誘電体キャパシタＣとセルトランジスタＴを並列接続してなるメモリセルＭＣを端子Ｎ１，Ｎ２の間に複数個直列接続して構成されたセルブロックＭＣＢ０，ＭＣＢ１が対をなすビット線ＢＢＬ，ＢＬに沿って形成される。 - 特許庁

A switching circuit 11 for writing data '1' in the same memory cell by swapping bit line data after reading data '0' is provided between the pair of bit lines BL, BBL and the sense nodes BLSA, BBLSA to write test data if all '1'.例文帳に追加

対をなすビット線ＢＬ，ＢＢＬと第１及び第２のセンスノードＢＬＳＡ，ＢＢＬＳＡとの間には、オール“１”のテストデータを書き込むために、“０”データ読み出しを行った後のビット線データをスワッピングして同じメモリセルに“１”データを書き込むための切り換え回路１１が設けられている。 - 特許庁