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buffer resistorの部分一致の例文一覧と使い方
該当件数 : 118件
The output stage circuit 270 of the display panel driving device comprises a low-side selector circuit 235 constituted by connecting inverters 232 and 233 and a buffer circuit 234 in series, n-channel IGBTs 236 and 237, a Zener diode 244 and a resistor 245 which are connected between the gate and the emitter of the IGBT 236, a buffer circuit 251, a high-side selector circuit 255 comprising an inverter 254.例文帳に追加
表示パネル駆動装置の出力段回路２７０は、インバータ２３２，２３３およびバッファ回路２３４を直列に接続してなるローサイドセレクタ回路２３５と、ｎチャネル型のＩＧＢＴ２３６，２３７と、ＩＧＢＴ２３６のゲート・エミッタ間にそれぞれ接続されたツェナーダイオード２４４および抵抗２４５と、バッファ回路２５１と、インバータ２５４からなるハイサイドセレクタ回路２５５とから構成される。 - 特許庁
On the wiring boards 100 and 200, a selector 2 selecting signals to be inputted to the CLK input terminal 1a of the clock driver 1, a buffer circuit 3 constituting the control circuit of the selector 2, a delay element 4 and resistor components R1-R3 are loaded.例文帳に追加
配線基板１００、２００には、クロックドライバ１のＣＬＫ入力端子１ａに入力される信号を選択するセレクタ２と、セレクタ２の制御回路を構成するバッファ回路３、遅延素子４および抵抗部品Ｒ１〜Ｒ３が搭載されている。 - 特許庁
When a signal DQS is outputted neither from an information processing section 11 of a semiconductor device 10 nor from an external device 20, a control circuit 105 turns on a pull-down resistor RD 103 and fixes the input of an input buffer gate 102 to "0" level.例文帳に追加
半導体装置１０の情報処理部１１および外部デバイス２０のどちらからも信号ＤＱＳが出力されないときには、制御回路１０５がプルダウン抵抗ＲＤ１０３をオンにして入力バッファゲート１０２の入力を“０”レベルに固定する。 - 特許庁
A clock CLK is applied to flip-flops 5a, 5b as resistor circuits into which output data from a test circuit 4 are input together with a circuit block 3, and an output signal changing synchronously with the clock CLK is inputted into a buffer circuit 6 as a test object circuit.例文帳に追加
回路ブロック３と共に、テスト回路４の出力データが入力されるレジスタ回路としてのフリップフロップ５ａ、５ｂには、クロックＣＬＫが印加され、クロックＣＬＫに同期して変化する出力信号は、テスト対象回路としてのバッファ回路６に入力される。 - 特許庁
The drain and source of an MOSFET Q1 are connected across the resistor R2 and when a switching part 3 turns on the MOSFET Q1, the operational amplifier 11 operates as a buffer to output the voltage V3 of an uninverted input terminal from the output terminal T1.例文帳に追加
また、抵抗Ｒ２と並列にＭＯＳＦＥＴＱ１のドレイン・ソース間が接続してあり、切替部３がＭＯＳＦＥＴＱ１をオンさせると、演算増幅器１１はバッファとして動作し、出力端子Ｔ１から非反転入力端子の電圧Ｖ３が出力される。 - 特許庁
An MOS transistor 5 which operates as a switch for switching over gain and phase compensation by inputting a gain switching signal 53 is arranged, via a feedback resistor 4, between an input side of an inversion amplification circuit 1 and an output side of a buffer circuit 2 arranged on an output side of the circuit 1.例文帳に追加
利得切替信号５３を入力して利得および位相補償切り替えのためのスイッチとして動作し帰還抵抗４を介し反転増幅回路１の入力側とこの反転増幅回路１の出力側に有するバッファ回路２の出力側との間にＭＯＳトランジスタ５を設ける。 - 特許庁
A Pachinko game machine 1 is provided with a relay board 100C having a diode 30 between the main board 100A and a sub board 100B, and the reception interface 112 of the sub board 100B is provided with a resistor 113, a buffer 115 and a filter 116 for setting the L level of control signals in the order.例文帳に追加
パチンコ機１は、主基板１００Ａとサブ基板１００Ｂとの間に、ダイオード３０を備えた中継基板１００Ｃを備え、サブ基板１００Ｂの受信インターフェース１１２に、制御信号のＬレベルを設定するための抵抗１１３、バッファ１１５、フィルタ１１６を順に備えている。 - 特許庁
Since a margin of a current mirror circuit supplying a mirror current to the pull-up dummy buffer in the pentode region operation is high and the current mirror precision can be ensured even at a low output voltage, the impedance of the pull-up and pull-down output buffers matches the resistance of the externally mounted resistor with high precision.例文帳に追加
プルダウン用ダミーバッファ１３にミラー電流を流すカレントミラー回路の５極管領域動作のマージンは大きいため、出力電圧低下時にも電流ミラー精度を確保してプルアップ及びプルダウン用出力バッファのインピーダンスを精度良く前記抵抗値に合わせ込むことができる。 - 特許庁
The impedance adjustment circuit for an NMOS array is provided with a comparison circuit that compares a division potential Vin by an external reference resistor and the NMOS array with a reference potential VREFn, and the NMOS array simulates the impedance of an output buffer circuit on the basis of a result of the comparison.例文帳に追加
ＮＭＯＳ用インピーダンス調整回路において、外部の基準抵抗及びＮＭＯＳアレイによる分圧電位Ｖｉｎと参照電位ＶＲＥＦｎとを比較する比較回路を設け、ＮＭＯＳアレイがこの比較結果に基づいて出力バッファ回路のインピーダンスをシミュレートするようにする。 - 特許庁
In the impedance measuring circuit 7, the clamp current to flow through a diode D1 by receiving the effect due to AC noise such as high-frequency noise or the like is prevented from flowing through the sensor current detecting resistor Rm, by an operational amplifier OP7 for a buffer, when the sensor current is detected.例文帳に追加
インピーダンス測定回路７においては、センサ電流を検出する際に、バッファ用オペアンプＯＰ７により、高周波ノイズ等の交流ノイズによる影響を受けてダイオードＤ１に流れるクランプ電流がセンサ電流検出用抵抗Ｒｍへ流れ込むことを防止する。 - 特許庁
To prevent a malfunction by detecting presence/non-presence of ringing in an output signal waveform of an output buffer thereby changing a driving capability of a driving means without using a component, such as a damping resistor, inverse bias or ferrite beads and without adjusting and setting the driving capability from the outside.例文帳に追加
ダンピング抵抗、逆バイアス、フェライトビーズなどの部品を用いたり、外部から駆動能力の調整設定を行うことなく、出力バッファの出力信号波形におけるリンギングの有無を検知して、それに応じて駆動手段の駆動能力を変化させて、誤動作を防ぐ。 - 特許庁
When a DC voltage for canceling is applied, a capacitor 19 for DC regeneration in a double correlation sampling circuit 8 is served as a capacitor constituting the low-pass filter together with a resistor 16, thereby making a buffer unnecessary which is usually connected with a part between the low-pass filter 15 and the capacitor 19 for DC regeneration.例文帳に追加
二重相関サンプリング回路８内の直流再生用コンデンサ１９を、キャンセル用の直流電圧を印加する時には、抵抗１６と共にローパスフィルタを構成するコンデンサとしても利用することで、従来、ローパスフィルタ１５と直流再生用コンデンサ１９との間に接続されていたバッファを不用とする。 - 特許庁
An output buffer 21 comprises transistors TP1 and TN1 connected between a power line and a ground line, and a resistor R1 connected between a node n1 and an input/output terminal 23.例文帳に追加
出力バッファ２１は、電源−グランド間に接続されたトランジスタＴＰ１，ＴＮ１と、ノードｎ１と入出力端子２３との間に接続された抵抗素子Ｒ１とを備え、出力バッファ２２は、電源−グランド間に接続されたトランジスタＴＰ２，ＴＮ２と、ノードｎ２と入出力端子２３との間に接続された抵抗素子Ｒ２とを備えている。 - 特許庁
This logic analyzer incorporated type electronic component has: an application circuit 29 having a prescribed function incorporated in a package such as a CPU, a damping resistor or a bus buffer; and a logic analyzer 20 incorporated in the package, taking in the input/output signal to the application circuit 29 in prescribed timing, and storing it.例文帳に追加
本発明は、ＣＰＵやダンピング抵抗、バスバッファ等、パッケージ内に組み込まれた所定機能を有するアプリケーション回路２９と、このパッケージ内に組み込まれ、アプリケーション回路２９に対する入出力信号を所定のタイミングで取り込んで蓄積するロジックアナライザ２０とを備えるロジックアナライザ内蔵型電子部品である。 - 特許庁
Inputted data are inputted to a voltage amplifier 3 from differential inputs TX+ and TX-through a PECL(positive referenced emitted-couple logic) inputting buffer 2 and, after the voltage is amplified, the voltage is damped by means of an attenuator 7, sent to a transmission line 8 through an AC coupling capacitor C, and impressed upon the resistor R and VCSEL.例文帳に追加
入力データは、差動入力ＴＸ＋，ＴＸ−からＰＥＣＬ入力バッファ２を介して、電圧増幅器３に入力されて電圧増幅後、減衰器７にて減衰されて、ＡＣ結合用コンデンサＣを介して伝送線路８に送られ、直列抵抗ＲおよびＶＣＳＥＬに印加される。 - 特許庁
The buffer circuit 20 comprises a transistor 21 for inputting a signal to the emitter from the input protective circuit and outputting from the collector, a resistor 22 connected between a power source 23 and the collector, a constant current source 25 connected between the power source 24 and the emitter, and a constant voltage source 26 connected between the power source 24 and the base.例文帳に追加
入力バッファ回路２０は、入力保護回路の出力をエミッタに入力しコレクタから出力するトランジスタ２１と、電源２３とコレクタとの間に接続された抵抗２２と、電源２４とエミッタとの間に接続された定電流源２５と、電源２４とベースとの間に接続された定電圧源２６とから構成する。 - 特許庁
The second high-frequency amplifying circuit 102 is designed so as to efficiently amplify high-frequency signals of 70 to 80 MHz band with small electric power, and a low-pass filter 10 which is equipped with a built-in buffer resistor at its pre-stage and serves as an FM band filter whose pass band is 70 to 80 MHz is arranged at the signal input stage of the amplifying circuit 102.例文帳に追加
第２の高周波増幅回路１０２は７０〜８０ＭＨｚの帯域の高周波信号を低電力で効率よく増幅する様に設計されており、その信号入力段には７０〜８０ＭＨｚを通過帯域とするＦＭ帯域通過用の、前段にバッファ抵抗を内蔵したローパスフィルタ１０が配置されている。 - 特許庁
A DC bias means has: an adjusting voltage setting means for setting adjusting voltage for supplying optimal DC bias voltage to the external modulator; a control transistor which constitutes a constant current source for supplying the DC bias current to a terminal resistor connected in parallel with the external modulator; and a buffer amplifier which supplies fixed bias voltage based on the adjusting voltage to the control transistor.例文帳に追加
直流バイアス手段は、前記外部変調器に最適な直流バイアス電圧を供給する調整電圧を設定する調整電圧設定手段と、直流バイアス電流を前記外部変調器に並列接続された終端抵抗に供給する定電流源を構成する制御用トランジスタと、前記調整電圧に基づく一定のバイアス電圧を、前記制御トランジスタに供給するバッファアンプとを有する。 - 特許庁
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