「buffer resistor」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

A utility engine 120 is connected to the database 130 for constituting a utility buffer 160 from a field, for operation, and the buffer is constituted for a desired scan chain, comprising a field corresponding to the status resistor from the scan chain.例文帳に追加

ユーティリティエンジン120は、フィールドからユーティリティハ゛ッファ160を構成するためにデータベース130に動作可能に接続されており、バッファは、所望のスキャンチェーン用に構成され、スキャンチェーンからのステータスレジスタに対応するフィールドを有している。 - 特許庁

In the current clamp circuit 10 that limits an output current of the output current amplifier circuit 20 by using an operational amplifier 2 and the current buffer IC, a resistor 4 is connected to the output stage of the current buffer IC 1 and a load current limit means is connected in parallel with the current buffer IC 1 and the resistor 4 to limit a load current thereby clamping the output current.例文帳に追加

演算増幅器２と電流バッファＩＣ１を用いて出力電流を増幅する出力電流増幅回路２０において出力電流を制限する電流クランプ回路１０であって、抵抗器４は、前記電流バッファＩＣ１の出力段に接続され、負荷電流制限手段は、この電流バッファＩＣ１と抵抗器４に並列に接続され、負荷電流を制限することにより、電流をクランプする。 - 特許庁

By using a resistor 32 as a load of a pMOS transistor 31 at the initial stage of the output buffer part 30, a resistance against overshooting of power voltage is improved.例文帳に追加

出力バッファ部３０の初段においてｐＭＯＳトランジスタ３１の負荷を抵抗３２とすることにより、電源電圧のオーバーシュートに対する耐性を向上させる。 - 特許庁

This device is constituted of an external resistor R, an external capacitor C, a first constant current circuit 6, a second constant current circuit 7, a PWM comparator 3, and a buffer circuit 4.例文帳に追加

外部抵抗Ｒと、外部コンデンサＣと、第１定電流回路６と、第２定電流回路７と、ＰＷＭ比較器３と、バッファ回路４とで構成されている。 - 特許庁

As the resistor is not connected at the output side of a buffer circuit 12, the voltage of the terminal 13 varies following to the voltage of the terminal 3, and then the pop noise is prevented.例文帳に追加

バッファ回路１２の出力側には抵抗が接続されていないので、端子１３の電圧は、端子３の電圧に追従して変化しポップノイズを防止できる。 - 特許庁

To provide an integrated circuit for system control, in which the output end of an output buffer is fixed at a desired logical level, when a reset signal is active without any pull-down resistor.例文帳に追加

プルダウン抵抗等無しに、リセット信号がアクティブのとき、出力バッファ出力端を所望論理レベルに固定するシステム制御用集積回路を提供する。 - 特許庁

The thermal stress due to a molded pressure and the severe temperature change is relaxed by the buffer layer 20 and generation and growth of a crack in the resistor unit 12 can be suppressed.例文帳に追加

緩衝層２０により、モールド成形圧及び過酷な温度変化による熱応力が緩和され、抵抗体１２のクラックの発生及び成長が抑制される。 - 特許庁

A voltage applied from an external battery power source 23 to an output terminal of the power semiconductor element 24 is fed to the buffer circuit 29 via a resistor element 28.例文帳に追加

バッファ回路２９には、外部のバッテリー電源２３からパワー半導体素子２４の出力端子に印加される電圧が抵抗型素子２８を介して供給される。 - 特許庁

Since the feedback resistor 2 is in a cut state, output of the oscillation buffer 1 does not collide with trigger voltage that the voltage generation circuit 10 generates.例文帳に追加

このとき、帰還抵抗２を切断した状態であるので、発振バッファ１の出力とトリガ電圧発生回路１０が発生しているトリガ電圧とが衝突することは無い。 - 特許庁

A buffer 2 is connected to the gate of the transistor TR1, and a current limiting resistor R2 is connected between the drain of transistor TR1 and the cathode of laser diode 3.例文帳に追加

バッファ２はトランジスタＴＲ１のゲートと接続されており、トランジスタＴＲ１のドレインとレーザダイオード３のカソードとの間に電流制限抵抗Ｒ２が接続されている。 - 特許庁

Opposite sides of each n^+ type buffer layer 2 of each IGBT serve as virtual electrodes 11a, 11b, 12a and 12b and one virtual electrode 11b in the n^+ type buffer layer 2 of a cell 1 is connected with one virtual electrode 12a in the n^+ type buffer layer 2 of a cell 2 through a resistor 13.例文帳に追加

各ＩＧＢＴの各ｎ^+型バッファ層２の両側を仮想電極１１ａ、１１ｂ、１２ａ、１２ｂとし、セル１のｎ^+型バッファ層２に備えられた一方の仮想電極１１ｂとセル２のｎ^+型バッファ層２に備えられた一方の仮想電極１２ａとが抵抗１３を介して接続された構成とする。 - 特許庁

A PECL OUT BUFFER 120 inputs an output signal from the oscillation circuit part 100 to a base of a first transistor TR2 of a differential amplifier via a serial circuit of a capacitor C2 and a resistor R9 and is connected to an emitter of a buffer transistor TR4 via a resistor R12, and its terminal becomes a backward output (/OUT).例文帳に追加

ＰＥＣＬ ＯＵＴ ＢＵＦＦＥＲ１２０は、前記発振回路部１００からの出力信号をコンデンサＣ２と抵抗Ｒ９の直列回路を介して差動増幅器の第１のトランジスタＴＲ２のベースに入力すると共に、抵抗Ｒ１２を介してバッファトランジスタＴＲ４のエミッタに接続され、その端子が反転出力（／ＯＵＴ）となる。 - 特許庁

Thin-film transistors are used for a clock generation part 16, a command decoder 17, a mode resistor 18, a control part 20, a row address buffer and refresh circuit 21, a column address buffer and the burst counter 22, a data control circuit 23, a latch circuit 24, a DLL 25, and a column decoder 31.例文帳に追加

クロック発生部１６、コマンドデコーダ１７、モードレジスタ１８、制御部２０、ロウアドレスバッファ＆リフレッシュ回路２１、カラムアドレスバッファ＆バーストカウンタ２２、データ制御回路２３、ラッチ回路２４、ＤＬＬ２５、カラムデコーダ３１は、薄膜のトランジスタを用いる。 - 特許庁

A second switching circuit 6 switches the two voltages Sxa, Sxb from the serial resistor 1 so as to input the voltages to any one of the first output buffer 4 and the second output buffer 5 to meet input voltage ranges.例文帳に追加

第２のスイッチング回路６は、直列抵抗体１からの２つの電圧Ｓｘａ、Ｓｘｂを、それぞれの入力電圧範囲に適合するように、第１の出力バッファ４、第２の出力バッファ５のいずれかに入力するように切り換えを行う。 - 特許庁

To provide a switching mode power supply for making automatically making the voltages of two buffer capacitors that are connected in series and balanced automatically, without having to connect a voltage balancing resistor, the large size of which causes heat loss, and in parallel with two buffer capacitors that are connected in series.例文帳に追加

寸法が大きく熱損失を生じる電圧平衡抵抗を直列接続された二つのバッファコンデンサに並列に接続すること無く、直列接続された二つのバッファコンデンサの電圧を自動的に平衡させるスイッチングモード電源を提供する。 - 特許庁

A buffer amplifier 19 amplifies the output of the delay circuit 30, adds the amplified output to an output terminal 20, and feeds the output back to an input side of the integrating circuit 16 via the resistor 13.例文帳に追加

バッファ増幅器１９は遅延回路３０の出力を増幅し、出力端子２０へ加えると共に抵抗１３を介して積分回路１６の入力側へ帰還する。 - 特許庁

Further, because no protective resistance will be necessary between the node NO of the output buffer and the output pad 8, the voltage drop and the needless power consumption due to the protective resistor can be suppressed.例文帳に追加

また、出力バッファのノードＮＯと出力パッド８の間に保護抵抗を入れる必要がなくなるので、保護抵抗による電圧降下や無駄な消費電力を抑制することができる。 - 特許庁

To provide an output buffer circuit that keeps a leading time of an output signal or the like within a prescribed range with respect to a capacitive load of a wide range without the need for a resistor and a capacitor.例文帳に追加

抵抗、容量を要せずに、広い範囲の容量負荷に対して、出力信号の立ち上がり時間等を所定の範囲におさめる出力バッファ回路を提供すること。 - 特許庁

A VDP 100 receives a parameter for obtaining an attribute value from a CPU through a CPU interface 110, and retains it in a resistor in a frame buffer controller 105 or a memory address generator 107.例文帳に追加

ＶＤＰ１００は、ＣＰＵインタフェース１１０を介して、属性値を得るためのパラメータをＣＰＵから受信し、フレームバッファコントローラ１０５やメモリアドレスジェネレータ１０７内のレジスタに保持する。 - 特許庁

At the cutoff of a power source VDD, charge of a capacitor 2 is supplied to an FF 5 and a buffer 6 and discharged through a resistor 1, and the potential V1 of a node N1 gradually drops.例文帳に追加

電源ＶＤＤの遮断で、キャパシタ２の電荷はＦＦ５とバッファ６に供給されると共に抵抗１を介して放電され、ノードＮ１の電位Ｖ１は徐々に低下する。 - 特許庁

A strobe length for determining the conduction time of a heating resistor is calculated for each character string (step S15-S16) and a heating resistor corresponding to print data stored in a print buffer is driven selectively according to the calculated strobe length thus performing printing of each line.例文帳に追加

発熱抵抗体に対する通電時間を決定するストローブ長を１文字列毎に算出し（ステップＳ１５〜Ｓ１６）、印字バッファに格納された印字データに対応する発熱抵抗体をこの算出されたストローブ長に従って選択的に発熱駆動することでライン毎の印字を行う。 - 特許庁

The power supply part 322 for normal use and standby generates more exact voltage with the least fluctuation by a buffer part 3223 and a variable resistor 3226 for regulation in the normal period and separates the buffer part 3223 by a switching part 3224 in the standby period to reduce current consumption.例文帳に追加

また、通常・待機用電源部３２２は、通常期間にバッファ部３２２３および調整用可変抵抗器３２２６により正確で非常に変動の少ない電圧を生成し、スタンバイ期間に切替部３２２４によりバッファ部３２２３を切り離して、消費電流を小さくできる。 - 特許庁

Although, a parasitic diode is formed in the IGBT by PN junction of a p^+ collector region 1 and the n^+ type buffer layer 2, the n^+ type buffer layers 2 floating in an actual device are connected through the resistor 13.例文帳に追加

すなわち、ＩＧＢＴにはｐ^+型コレクタ領域１とｎ^+型バッファ層２とによるＰＮ接合によって寄生ダイオードが形成されることになるが、この寄生ダイオードのうち実際のデバイスではフローティング状態となる各ｎ^+型バッファ層２が抵抗１３を介して接続された構成とする。 - 特許庁

A trigger voltage generation circuit 10 cuts an input side of an oscillation buffer 1 from a feedback resistor 2 when the oscillation circuit is started and applies trigger voltage (power voltage Vcc or ground voltage Vss) of the oscillation operation to the input side of the oscillation buffer 1.例文帳に追加

トリガ電圧発生回路１０は発振回路の起動時において、発振バッファ１の入力側と帰還抵抗２との間を切断すると共に、発振バッファ１の入力側に発振動作のトリガ電圧（電源電圧Ｖｃｃまたは接地電圧Ｖｓｓ）を印加する。 - 特許庁

In the state that the operation body 3 of a hitting operation mechanism is stopped at a minimum rotation stop position P1, when a player rotates the operation body 3 of the hitting operation mechanism to the right side for instance, a buffer shaft of a buffer 9 and a volume shaft of a variable resistor are rotated.例文帳に追加

発射操作機構の操作体３が、最小回転停止位置Ｐ１に停止している状態において、遊技者が発射操作機構の操作体３を、例えば、右側に回転操作すると、緩衝器９の緩衝器軸および可変抵抗器のボリューム軸が回転する。 - 特許庁

The input voltage V_2 is impressed on the x input 12 via a buffer 22 and a resistor 16; the input voltage V_1 is also impressed on the y input 10 via a buffer 20; and the current in the x input 12 is related to the current of the z output 14 by the electric current gain.例文帳に追加

入力電圧Ｖ_２がバッファ２２及び抵抗器１６を介してはｘ入力１２に、また入力電圧Ｖ_１がバッファ２０を介してｙ入力１０に印加され、ｘ入力１２における電流が電流利得によってｚ出力１４の電流と関連付けられている。 - 特許庁

The input protecting circuit includes an input protecting resistor 4 connected between an external input terminal 2 and buffer circuits 3 connected with the internal circuit, and a p-type MOS transistor 5 and an input protective resistor 6 to which one end is connected to a power supply and the other end is connected between the external input terminal 2 and the input protective resistor 4.例文帳に追加

上記課題を解決するために、本発明に係る入力保護回路は、外部入力端子２と内部回路に接続するバッファ回路３との間に接続される入力保護抵抗４と、一端が電源に接続され、他端が外部入力端子２と入力保護抵抗４との間に接続されたｐ型ＭＯＳトランジスタ５及び入力保護抵抗６と、を備える。 - 特許庁

The gate terminal level of a first load transistor connected to an external resistor, whose impedance is specified is controlled, so that the voltage of the connection node becomes 1/2 the drive power supply voltage of an output buffer circuit.例文帳に追加

インピーダンス指定の外部抵抗に接続される第１の負荷トランジスタのゲート端子レベルを、それらの接続ノードが出力バッファ回路の駆動電源電圧の１／２になるように制御する。 - 特許庁

To provide a compensation system and method for a pull-up resister connected to a buffer enabling to compensate the pull-up register especially if the resistor has an unknown resistance value.例文帳に追加

本発明は、バッファに連結されたプルアップ抵抗器を補償するシステムおよび方法に関し、特にプルアップ抵抗器が未知の抵抗値を有する場合にそれを補償するシステムおよび方法に関する。 - 特許庁

The protection circuit section 4 is provided between the output buffer circuit 3 and the output terminal PADO, and comprises: resistors R1 to R4; a Pch MOS transistor PP1 the gate and the source of which are connected via a resistor R1; and a Nch MOS transistor PN1 the gate and the source of which are connected via a resistor R3.例文帳に追加

保護回路部４は、出力バッファ回路３と出力端子ＰＡＤＯの間に設けられ、抵抗Ｒ１乃至Ｒ４、抵抗Ｒ１によりゲートとソースが接続されたＰｃｈ ＭＯＳトランジスタＰＰ１、及び抵抗Ｒ３によりゲートとソースが接続されたＮｃｈ ＭＯＳトランジスタＰＮ１から構成されている。 - 特許庁

A transmission buffer 18 supplies a predetermined current to each transmission line 6a, 6b while changing the direction of current bilaterally from one end part 22 to the other end part 23 of the first resistor part 19 and from the other end part 23 to one end part 22 of the first resistor part 19 based on a predetermined input signal.例文帳に追加

送信バッファ１８は、所定の入力信号に基づいて、第１抵抗部１９の一端部２２から他端部２３、および第１抵抗部１９の他端部２３から一端部２２に双方向に電流の向きを変えて、予め定める一定の電流を各伝送路に６ａ，６ｂに供給する。 - 特許庁

A bus connection circuit 21 includes: a buffer 24 which detects an I2C terminal level on the peripheral component side; an SW25 which separates the peripheral component from an I2C bus of the whole system; an I2C failure detection control module 26; a Pull Up resistor 34 for checking whether or not the peripheral component side becomes a Hi-Z state; and a Pull Down resistor 35.例文帳に追加

本発明のバス接続回路２１は、周辺部品側のI2C端子レベルを検出するバッファ２４と、周辺部品とシステム全体のI2Cバスとを切り離すＳＷ２５と、I2C故障検出制御モジュール２６と、周辺部品側がHi-Z状態になっているかを確認するためのPull Up抵抗３４と、Pull Down抵抗３５と、を備える。 - 特許庁

Besides, a base of a second transistor TR3 of the differential amplifier is grounded via a capacitor C7 and connected to an emitter of a buffer transistor TR5 via a resistor R13, and its terminal becomes a forward output (OUT).例文帳に追加

また、差動増幅器の第２のトランジスタＴＲ３のベースをコンデンサＣ７を介して接地すると共に、抵抗Ｒ１３を介してバッファトランジスタＴＲ５のエミッタに接続され、その端子が正転出力（ＯＵＴ）となる。 - 特許庁

An input buffer portion 18, a CR filter consisting of a resistor 14 and a capacitance element 15, a Schmitt circuit 16, and a noise canceling circuit 10 are connected to a system control terminal of the semiconductor integrated circuit.例文帳に追加

半導体集積回路装置のシステム制御端子には、入力バッファ部１８、抵抗１４と静電容量素子１５とからなるＣＲフィルタ、シュミット回路１６、およびノイズキャンセル回路１０が接続されている。 - 特許庁

The output buffer 3 has a selector 20 on the front stage, and has the variable resistance part 12 in its on resistor, the inversion circuit 22 can select a signal to be input in an output buffer 6 by selector logic, inverts a data signal, and adjusts the pre-emphasis amount of a tap by a select signal of the selector logic.例文帳に追加

出力バッファ３は、前段にセクレタ２０を有し、オン抵抗に可変抵抗部分１２を有しており、反転回路２２は、セレクタ論理により出力バッファ６に入力する信号を選択可能で、データ信号を反転し、そして、セレクタ論理のセレクト信号により、タップのプリエンファシス量を調整する。 - 特許庁

Between the buffer layer and the emitter electrode, a buffer resistor 14 is inserted, and its resistance value is set smaller than that, which increases the voltage between the gate and emitter by the negative capacitance of the gate during a period of charging between the gate and collector by the voltage applied between the gate and emitter, when turning on the device.例文帳に追加

バッファ層とエミッタ電極との間にバッファ抵抗１４が挿入され、その抵抗値は、装置のターンオンの際に、ゲート・エミッタ間印加電圧によりゲート・コレクタ間を充電する期間において、ゲートの負性容量によりゲート・エミッタ間電圧の上昇を生じさせる抵抗値よりも小さくなるように設定される。 - 特許庁

At this point, when an electrostatic discharge is applied to the input/output terminal P, the resistor 4 absorbs an overvoltage because the transistor 2 is kept in an OFF state, by which devices such as a second electrostatic breakdown protective part ESD 2, the input buffer B and the others can be protected against breakdown.例文帳に追加

この時、静電放電が入出力端子Ｐに印加されると、トランジスタ２がＯＦＦとなので抵抗４が過電圧を吸収し、第２静電破壊保護部ＥＳＤ２、入力バッファＢなどのデバイス破壊を防止する。 - 特許庁

To guarantee initial state of a circuit until turned-on power source voltage becomes stable, and to dissolve a danger that an output circuit of an external input and output buffer circuit malfunctions when a prescribed resistor value etc. are made initial values.例文帳に追加

投入された電源電圧が安定化するまでの間に回路の初期状態を保障し、所定のレジスタ値等を初期値にするとき、外部入出力バッファ回路の出力回路が誤動作する虞を解消する。 - 特許庁

An input is carried out into a + input terminal of an operational amplifier 4 from a lower end of an antenna 1 comprising a metal rod insulated by an insulator 2 by a protection resistor 3, and an output terminal is connected to a - input terminal to operate the operational amplifier 4 as a buffer amplifier.例文帳に追加

碍子２で絶縁した金属棒のアンテナ１の下端から保護抵抗器３で演算増幅器４の＋入力端子に入力し、出力端子は−の入力端子に接続して演算増幅器４をバッファアンプとして動作させる。 - 特許庁

In order to reduce glitch, an input code compatible sample-hold circuit section 25 is added to a conventional R-2R digital/analog converter circuit provided with a latch circuit 10, a MOS switch circuit 15, an R-2R ladder resistor section 20, and an output buffer 30.例文帳に追加

ラッチ回路１０と、ＭＯＳスイッチ回路１５と、Ｒ−２Ｒラダー抵抗部２０と、出力バッファー３０とを備えた従来のＲ−２Ｒ型ＤＡ変換回路に、グリッチ低減のため入力コード対応型のサンプルホールド部２５を付加する。 - 特許庁

In write processing from the semiconductor device 10 to the external device 20, the control circuit 105 turns off the pull-down resistor RD 103 and cancels the fixation of the level, and a DQS output DQSO is supplied to an output buffer gate 106, on the other hand.例文帳に追加

半導体装置１０から外部デバイス２０への書き込み処理時では、制御回路１０５がプルダウン抵抗ＲＤ１０３をオフにしてレベル固定を解除する一方、出力バッファゲート１０６にはＤＱＳ出力ＤＱＳＯが供給される。 - 特許庁

The input circuit 101 consists of a Schmitt buffer 111, a pull- down resistor 113, an N-channel transistor(TR) 115, a P-channel TR 121, an N-channel TR 122, a P-channel TR 131, an N-channel TR 132, an exclusive OR gate 141, and a bus driver 151.例文帳に追加

入力回路１０１は，シュミットバッファ１１１，プルダウン抵抗１１３，Ｎトランジスタ１１５，Ｐトランジスタ１２１，Ｎトランジスタ１２２，Ｐトランジスタ１３１，Ｎトランジスタ１３２，排他的論理和ゲート１４１，およびバスドライバ１５１から構成されている。 - 特許庁

As a result of this, a buffer circuit 2 outputs an analog ground voltage generated by an analog ground voltage-generating circuit 1, but the voltage of the terminal 3 slowly varies towards a designated analog ground voltage with a time constant of a resistor R11 and the condenser C1.例文帳に追加

この結果、バッファ回路２は、アナロググランド電圧発生回路１が発生するアナロググランド電圧を出力するが、端子３の電圧は、抵抗Ｒ１１とコンデンサＣ１の時定数によって所定のアナロググランド電圧まで緩やかに変化する。 - 特許庁

In an output buffer circuit provided with a tolerant circuit the tolerant circuit is connected between an output PMOS transistor (TR) for an output buffer cell and a signal output node PI to be applied to the PMOS TR 52, a pull-up resistor 60 is connected to the gate of the PMOS TR 52 and the PMOS TR 52 is turned off at the time of terminal floating.例文帳に追加

トレラント回路を備えた出力バッファ回路において、出力用バッファセルの出力用ＰＭＯＳトランジスタ５２とこの出力用ＰＭＯＳトランジスタに与える信号出力ノードＰＩとの間に、トレラント回路が設けられるとともに、前記出力用ＰＭＯＳトランジスタ５２のゲートにプルアップ抵抗６０を接続し、端子フローティング時に前記出力用ＰＭＯＳトランジスタ５２をオフする。 - 特許庁

This crystal oscillation circuit has an oscillation transistor(TR) 2, a buffer transistor(TR) 1 in cascade connection thereto, a crystal vibrator 12 and capacitive elements C2, C3, and further has a temperature characteristic provision circuit (TR3-TR6, R5-R7) that provides temperature characteristics to a current flowing through a resistor deciding the base voltage of the buffer TR.例文帳に追加

請求項１に記載の発明は、発振用トランジスタ（ＴＲ２）及びこれにカスケード接続されたバッファのトランジスタ（ＴＲ１）と、水晶振動子（１２）と、容量素子（Ｃ２，Ｃ３）とを有する水晶発振回路において、バッファのトランジスタのベース電圧を決定する抵抗に流れる電流に温度特性を付与する温度特性付与回路（ＴＲ３〜ＴＲ６，Ｒ５〜Ｒ７）を有する。 - 特許庁