論理積ゲートの英語

ＡＮＤゲート３６は、マスク信号Ｖｍｓｋと比較信号Ｖｃｍｐの論理積を出力する。例文帳に追加

An AND gate 36 outputs logical product of the mask signal Vmsk and the comparison signal Vcmp. - 特許庁

イネーブル１４１とデータ１３１の論理積とイネーブル１４０の論理和によってゲート３１が制御される。例文帳に追加

A gate 31 is controlled by the logical sum of enable 140 and the logical product of enable 141 and data 131. - 特許庁

論理集積回路のＣＡＤシステムは、ハードウェア記述言語で記述された動作記述レベルあるいは論理ゲートレベルの論理集積回路ネットリストから、論理合成ツールの入力となるスピントロニクス論理ゲートを含む動作レベルの論理集積回路ネットリストへの変換手段を含む。例文帳に追加

A CAD system of a logical integrated circuit includes conversion means for converting a logical integrated circuit netlist in an operation description level or a logical gate level described in hardware description language into a logical integrated circuit netlist in an operation level including a spintronics logical gate as the input of a logical synthesis tool. - 特許庁

駆動回路３０は、第１ＰＷＭ信号Ｖｐｗｍ１、第２ＰＷＭ信号Ｖｐｗｍ２の論理和を生成する第１論理ゲートと、第１ＰＷＭ信号Ｖｐｗｍ１と、第２ＰＷＭ信号Ｖｐｗｍ２の反転信号との論理積を生成する第２論理ゲートを含む。例文帳に追加

The drive circuit 30 includes a first logic gate, which generates a logical sum of the first PWM signal Vpwm 1 and the second PWM signal Vpwm 2 and a second logic gate which generate a logical product of the first PWM signal Vpwm 1 and the second PWM signal Vpwm 2. - 特許庁

これにより第１の論理積ゲート１及び第２の論理積ゲート２からは位相のズレたパルス信号が出力され、それぞれスイッチング用のトランジスタTR１、TR２が交互にオンオフすることとなってスイッチングノイズの発生を分散する。例文帳に追加

Thus, the first AND gate 1 and the second AND gate 2 output pulse signals with a phase deviated, alternately turns on/off switching transistors TR1 and TR2 to disperse occurrence of the switching noise. - 特許庁

ＦＰＧＡや短期間型ゲートアレイにおいて種々の論理ゲートを実現した場合の論理回路モジュールの面積効率を高くして、得られる半導体集積回路の小型化を図る。例文帳に追加

To reduce in size an obtained semiconductor integrated circuit by enhancing an area efficiency of a logic circuit module of the case of realizing various type logic gates in an FPGA or a short period type gate array. - 特許庁

論理積ゲートＡＮＤ１の出力信号がクロック端子に入力されるモード設定レジスタ２及び論理積ゲートＡＮＤ２の出力信号がクロック端子に入力されるマスタモードレジスタ群３が設けられている。例文帳に追加

The microprocessor is provided with a mode setting register 2 which receives the output signal of the AND gate AND1 at its clock terminal and a master mode register group 3 which receives the output signal of the AND gate AND2 at its clock terminal. - 特許庁

前記ステップをＣＭＯＳ集積回路内の全論理ゲートに対して適用し，全論理ゲートの消費電力の総和を求め，ＣＭＯＳ集積回路の消費電力とする。例文帳に追加

The total sum of the power consumption of all the logic gates is calculated by applying the steps to all the logic gates in the CMOS integrated circuit 106 and the calculated total sum of the power consumption is defined as the power consumption of the CMOS integrate circuit. - 特許庁