DMA register setとは 意味・読み方・使い方

Head information showing whether the first unit data of DMA transfer are the head of the packet or not and the last information showing whether the last unit data are the last of the packet or not are set in a control register for DMA transfer.例文帳に追加

ＤＭＡ転送の最初の単位データが、パケットの先頭であるか否かを示す先頭情報と、最後の単位データが、パケットの最後であるか否かを示す最後情報とを、ＤＭＡ転送のための制御レジスタに設定する。 - 特許庁

This DMAC 1 is provided with a plurality of DMA transfer parts 20-1 to 20-n controlling DMA transfer according to a value set in a present transferring register group 21-26.例文帳に追加

ＤＭＡＣ１には、現転送用のレジスタ群２１〜２６に設定された値に応じてＤＭＡ転送を制御する複数のＤＭＡ転送部２０−１〜２０−ｎが設けられる。 - 特許庁

The DMA transfer control part 11 resets the transfer control information acquired from the transfer control information storage part 20a in the register 12 after transferring data according to the transfer control information set in the register 12.例文帳に追加

ＤＭＡ転送制御部１１は、レジスタ１２に設定されている転送制御情報に従ってデータを転送した後、転送制御情報格納部２０ａから取得する転送制御情報をレジスタ１２に再設定する。 - 特許庁

Besides, the microcomputer includes a register (106) capable of setting the selection state of the selector; and a control logic (107) to control the selection state of the selector in synchronism with the DMA transfer, based on the setting information set by the register.例文帳に追加

また上記セレクタの選択状態を設定可能なレジスタ（１０６）と、上記レジスタの設定情報に基づいて、上記セレクタの選択状態を上記ＤＭＡ転送に同期して制御するための制御論理（１０７）とを設ける。 - 特許庁

Since the priority circuit brings the priority of the DMA controller (channel Ch1) of which the transfer operation is temporarily stopped into the lowest level when the operation condition register is set, the other DMA controllers (channels Ch2, Ch3) conduct transfer operations in order.例文帳に追加

優先度回路は、動作状態レジスタがセットされると、転送動作を一時停止したＤＭＡ制御装置（チャネルＣｈ１）の優先度を最も低くするため、他のＤＭＡ制御装置（チャネルＣｈ２，Ｃｈ３）は転送動作を順次実行する。 - 特許庁

This integrated circuit operates based on an inputted clock, and is provided with a plurality of the DMA circuits, a first registers each corresponding to each DMA circuit, and a control means which stops supply of clocks to the corresponding DMA circuits when prescribed value is set to the first register.例文帳に追加

入力したクロックに基づいて動作を行なう集積回路であって、複数のＤＭＡ回路と、それぞれのＤＭＡ回路に対応した第１のレジスタと、前記第１のレジスタに所定の値が設定されている場合に、対応するＤＭＡ回路へのクロック供給を停止する制御手段とを備えることを特徴とする集積回路。 - 特許庁

In response to the interrupt request signal, the arithmetic unit 1 reads out the data in the register set 4r having been DMA transferred to the main storage device 2 without accessing the peripheral device 4.例文帳に追加

演算装置１は、割込要求信号に応答して、周辺装置４にアクセスすることなく、主記憶装置２にＤＭＡ転送されたレジスタセット４ｒ内のデータを読み出す。 - 特許庁

The DMAC 133 executes DMA transfer according to data transfer control information set to a control/status register 134 by a user process.例文帳に追加

ＤＭＡＣ１３３は、ユーザプロセスによってコントロール／ステータスレジスタ１３４に設定されるデータ転送制御情報にしたがって、ＤＭＡ転送を実行する。 - 特許庁