F scanとは 意味・読み方・使い方

When a scan request comes from a host computer 2(1), an I/F control task T4 accepts it (101).例文帳に追加

ホストコンピュータ２（１）からスキャン要求があると、Ｉ／Ｆ制御タスクＴ４がそれを受け付ける（１０１）。 - 特許庁

A scan chain circuit 1 temporarily holds data output and input to a combination logic circuit 2 during normal operation, and serially transfers a test pattern signal SCANIn by making a plurality of flip-flops F/F function as a shift register during execution of the scan test.例文帳に追加

スキャンチェーン回路１は、通常動作時には、組み合わせ論理回路２に入出力されるデータを一時保持する一方、スキャンテスト実行時には、複数個のフリップフロップＦ／Ｆをシフトレジスタとして機能させテストパターン信号ＳＣＡＮＩｎをシリアル転送する。 - 特許庁

A comparator 23 compares the scan-out signal output from the scanning timer 0 (22-1) with the scan-out signal output from the scanning timer 1 (22-2) and outputs the comparison result to a test I/F 30.例文帳に追加

比較器２３は、スキャン化タイマ０（２２−１）から出力されるスキャンアウト信号と、スキャン化タイマ１（２２−２）から出力されるスキャンアウト信号とを比較し、比較結果をテストＩ／Ｆ３０に出力する。 - 特許庁

The bi-phase scan clocks SC1, SC2 of F/Fs 2, 4 are set so that the F/Fs 2, 4 become through, thus enabling signals to pass through from F/F2 to F/F4 in the above circuit.例文帳に追加

Ｆ／Ｆ２，４の２相スキャンクロックＳＣ１，ＳＣ２をＦ／Ｆ２，４がスルーになるように設定することで、上記の回路ではＦ／Ｆ２からＦ／Ｆ４まで信号がスルーで通るようになる。 - 特許庁

To reduce a time for initializing F/F (flip-flop) within a circuit, without adding a special reset circuit or a special signal pin on a board, in a scan path compressing circuit.例文帳に追加

スキャンパス圧縮回路において、専用のリセット回路及びボード上の専用信号ピンを追加せずに、回路内のＦ／Ｆ（フリップフロップ）の初期化の時間短縮を行う。 - 特許庁

When receiving a document transmission management processing request from a user I/F control part 102, a document management processing part 114 acquires a scan image through a scanner I/F control part 110.例文帳に追加

文書管理処理部１１４は、ユーザＩ／Ｆ制御部１０２から文書送信管理処理要求を受け取った場合、スキャナＩ／Ｆ制御部１１０を介してスキャン画像を取得する。 - 特許庁

Therefore, an arbitrary value can be set to the regC 19 inside the scan F/F as the control target, and a state required for inspection can be realized.例文帳に追加

したがって、制御対象のスキャンＦ／Ｆ内のｒｅｇＣ１９に任意の値を設定することができ、検査に必要な状態を実現することが可能となる。 - 特許庁

If the IP macro 12 and the client designed circuit 14 pass the output delay test and the input delay test, respectively, it is determined that the delay between the scan flip-flop 21, 24 is within one cycle by a function clock F_CLK and the delay between the scan flip-flop 21, 24 is not a problem.例文帳に追加

ＩＰマクロ１２の出力遅延試験及び顧客側設計回路１４の入力遅延試験が合格であれば、スキャンフリップフロップ２１、２４間の遅延はファンクションクロックＦ＿ＣＬＫで１サイクル内に収まり、スキャンフリップフロップ２１、２４間の遅延に問題はないと判定する。 - 特許庁