metal semiconductor FETとは 意味・読み方・使い方

As an embodiment of a CMOS or CMIS (Complementary Metal Insulator Semiconductor) type LSI, an effective gate length is made to be long by curving gate electrode shapes of both sides of a P-channel FET and an N-channel FET, constituting some logic gates, in a planar manner by using proximity effect.例文帳に追加

本願の一つの発明は、ＣＭＯＳまたはＣＭＩＳ型ＬＳＩにおいて、一部の論理ゲートを構成するＰチャネルＦＥＴおよびＮチャネルＦＥＴの両側のゲート電極形状を近接効果を利用して平面的に湾曲させることによって、実効的なゲート長を長くするものである。 - 特許庁

To enable a semiconductor device, such as a MOS-FET (metal-oxide semiconductor-field effect transistor) having a small capacitance between a gate and a drain to be manufactured, through a simple process.例文帳に追加

単純な工程によりゲート−ドレイン間容量が小さいＭＯＳ−ＦＥＴ等の半導体装置を製造できる半導体装置の製造方法を提供する。 - 特許庁

A semiconductor element (FET) 22 is formed on a surface of a wafer (substrate) 21, and a ground metal layer 31 conducted to a source electrode pad is formed around the element formation area.例文帳に追加

ウエハ（基板）２１の表面には半導体素子（ＦＥＴ）２２が形成されており、その素子形成領域の周囲にはソース電極パッドと導通したグランド金属層３１が形成されている。 - 特許庁

The manufacturing method of a subquatermicron gate FET comprises a process for simultaneously forming a source electrode 7a, a drain electrode 7b and an exposure criterion metal film on a semiconductor substrate 1 and a process for forming a gate electrode 10 on the substrate 1 with the exposure criterion metal film as the criterion.例文帳に追加

半導体基板１上にソース電極７ａとドレイン電極７ｂと露光基準金属とを同時に形成する工程と、露光基準金属を基準として半導体基板１上にゲート電極１０を形成する工程とを備える。 - 特許庁

The fin FET comprises two or more of fins 102 and 104 formed on a semiconductor substrate 106, epitaxial layers 108 and 110 formed on sides of the fins, and metal-semiconductor compounds 112 and 114 formed so as to cover the surfaces of the epitaxial layers.例文帳に追加

フィンフェットは、半導体基板１０６上に、２つまたは複数のフィン１０２，１０４と、前記フィンの側面に設けられるエピタキシャル層１０８，１１０と、前記エピタキシャル層の表面上を覆うように設けられる金属−半導体化合物１１２，１１４とを備える。 - 特許庁

To provide a method for manufacturing a semiconductor device which never damages a metal film of an upper layer as a method for manufacturing a semiconductor device including an FET having a T-shaped gate structure such that the gate is both shortened in the length and reduced in resistance at the same time.例文帳に追加

ゲート長の短縮化並びにゲート抵抗の低減化を同時に実現するＴ型ゲート構造を有するＦＥＴを含む半導体装置の製造方法において、上層の金属膜に損傷を与えることのない半導体装置の製造方法を提供する。 - 特許庁

A bias current Iref made to flow through a differential amplifier part comprising an FET M01, M02, M03, and M04 is made to flow through a reference MOSFET (Metal Oxide Semiconductor Field Effect Transistor) Mr from which a voltage corresponding to a reference current can be obtained when making the reference current flow to obtain a level shift voltage Vls.例文帳に追加

基準電流を流すと当該基準電流に対応する電圧が得られる基準ＭＯＳＦＥＴＭｒに、ＦＥＴＭ０１、Ｍ０２、Ｍ０３、及びＭ０４からなる差動増幅部に流されるバイアス電流Ｉｒｅｆを流してレベルシフト電圧Ｖｌｓを得る。 - 特許庁

The first gate stack is disposed on a first device region (e.g., n-FET device region) in a semiconductor board, and at least includes a gate dielectric layer 14, a metal gate conductor 16, and a silicon-containing gate conductor 18 that are laminated in increasing order.例文帳に追加

第１のゲート・スタックは、半導体基板内の第１のデバイス領域（例えば、ｎ−ＦＥＴデバイス領域のような）の上に配置され、少なくとも、下から上に、ゲート誘電体層、金属ゲート導体及びシリコン含有ゲート導体を含む。 - 特許庁