うめもりだい４ちょうめの英語

主ワードデコーダ１には主ワード線２、副ワードデコーダ３、および副ワード線４を介してメモリセル６が接続され、冗長ヒューズ回路９には冗長主ワード線１０、冗長副ワードデコーダ１１および冗長副ワード線１３を介して冗長メモリセル１２が接続されている。例文帳に追加

Each of memory cells 6 is connected to a main word decoder 1 via a main word line 2, an auxiliary word decoder 3, and an auxiliary word line 4, while each of redundant memory cells 12 is connected to a redundant fuse circuit 9 via a redundant main word line 10, a redundant auxiliary word decoder 11, and a redundant auxiliary word line 13. - 特許庁

第１磁性層３と第２磁性層５が非磁性層（絶縁層４）を介して積層されてなる磁気抵抗効果膜の側面に、窒化物からなる絶縁体７を形成したこと特徴とする磁気抵抗メモリ。例文帳に追加

The magnetoresistive memory has insulators 7 made of a nitride formed on the side surface of a magneto-resistance film, where first an second magnetic layers 3, 5 are laminated via a nonmagnetic layer (an insulation layer 4). - 特許庁

Ａ／Ｄ変換回路３，４によってデジタル化されたそれぞれの入力画像信号は、水平画素変換回路９，１０、ラインメモリ１１，１２、垂直画素変換回路１５，１６よりなるそれぞれの画素変換手段によって、拡大縮小率が調整され、それぞれフレームメモリ１８，１９に格納される。例文帳に追加

Input image signals digitized by A/D converting circuits 3 and 4 have their enlargement/reduction rates adjusted by pixel converting means composed of horizontal pixel converting circuits 9 and 10, line memories 11 and 12, and vertical pixel converting circuits 15 and 16 and are stored in frame memories 18 and 19 respectively. - 特許庁

動画像入力手段に統計量算出部１、複雑度記憶メモリ２、ダイナミックレンジ調整器３及びダイナミックレンジ制御回路４を設けて、入力画像の複雑度に応じて画像のダイナミックレンジを調整して、情報量を削減する。例文帳に追加

A moving image input means is provided with a statistic quantity calculating part 1, a complexity storage memory 2, a dynamic range adjuster 3 and a dynamic range control circuit 4 and in accordance with complexity of an input image, a dynamic range of the image is adjusted to reduce the information quantity. - 特許庁

受信装置１に、送信装置から映像信号に多重して送られる視聴チャンネルを選局するために必要となる選局パラメータの組をプリセットするための第1の記憶メモリ４と、アンテナ部のコンバータの局部発振回路の周波数ズレを補正するための補正値をプリセットするための第2の記憶メモリ１０とを備える。例文帳に追加

The receiver 1 is provided with a 1st storage memory 4 to which sets of channel selection parameters required to select a view channel multiplexed on a video signal and transmitted from a transmitter are preset and with a 2nd storage memory 10 that presets a correction value to correct the frequency deviation in a local oscillation circuit of a converter of an antenna section. - 特許庁

ビデオ復号回路１は、システムデコーダ１２，可変長復号部（ＶＬＤ）３，逆量子化部（ＩＱ）４，逆直交変換部（ＩＤＣＴ）５，動き補償画像再生部（ＭＣ）６，メモリ９，復号コントローラ１０から構成される。例文帳に追加

The video decoding circuit 1 consists of a system decoder 12, a variable length decoding section (VLD) 3, an inverse quantization section (IQ) 4, an inverse orthogonal transform section (IDCT) 5, a motion compensation image reproduction section (MC) 6, a memory 9 and a decoding controller 10. - 特許庁

複同調回路４の出力ＴＰＲが最大となったことが検出されると、そのときのＶＲ１、ＶＲ２の値が選局電圧メモリ６０に記憶される。例文帳に追加

When it is detected that the output TPR of the multiple-tuning circuit 4 has become maximum, the values of VR1 and VR2 at that point are stored in the channel selecting voltage memory 60. - 特許庁

半導体基板１と、その上に形成された強誘電体キャパシタ７と、該強誘電体キャパシタ７を内包する第１層間膜３と、該第１層間膜３を挿通するメタル配線１Ｍと、を有する強誘電体メモリであって、前記第１層間膜３上に、水分拡散防止膜４が形成されていることを特徴とする強誘電体メモリである。例文帳に追加

The memory further comprises a moisture diffusion preventive film 4 formed on the film 3. - 特許庁