クロックバッファ回路は、外部クロック信号に応答して基準クロック信号を発生し、遅延モニタは基準クロック信号を遅延させる。例文帳に追加

A clock buffer circuit generates a reference clock signal in response to the external clock signal, and a delay monitor circuit delays the reference clock signal. - 特許庁

外部クロックに対する中間位相の内部クロック信号を発生するための回路とその方法例文帳に追加

CIRCUIT AND METHOD FOR GENERATING INTERNAL CLOCK SIGNAL OF INTERMEDIATE PHASE RELATIVE TO EXTERNAL CLOCK - 特許庁

初段回路は、外部クロック信号を受け参照クロック信号を出力する。例文帳に追加

The initial circuit receives an external clock signal and outputs a reference clock signal. - 特許庁

位相調整回路は、外部クロック信号を遅延させて調整クロック信号を生成する。例文帳に追加

A phase adjusting circuit delays an external clock signal and generates a adjusted clock signal. - 特許庁

外部クロックが停止されてもオンチップのＰＬＬ回路を用いて内部クロックを生成する。例文帳に追加

To generate an internal clock by using an on-chip PLL circuit even though an external clock is stopped. - 特許庁

外部から印加されるクロックをバッファリングして内部クロックを生成する回路を提供すること。例文帳に追加

To provide a circuit for generating an internal clock by buffering an externally applied clock. - 特許庁

外部から供給される外部クロックの位相を調節して外部クロックに対して所定位相だけ遅延した内部クロックを生成する内部クロック発生方法及び内部クロック発生回路を提供する。例文帳に追加

To regulate a phase of an external clock supplied from an outside an generate an internal clock delayed by a prescribed phase with respect to the external clock. - 特許庁

第２の内部クロック発生回路は、第1の外部クロック信号CLKと第2の外部クロック信号/CLKの位相差を検出し、その位相差を第1の内部クロック信号CLK1に与えることにより第2の内部クロック信号/CLK1を生成する。例文帳に追加

The 2nd external clock signal /CLK, on the other hand, is inputted to a 1/4 frequency divider 15 through a 2nd input buffer 14. - 特許庁

外部クロック２を信号処理回路部１０１へ入力すると同時に信号処理回路の出力と同期したクロックを外部で生成する。例文帳に追加

An external clock 2 is inputted to a signal processing circuit part 101 and at the same time, a clock synchronized with the output of the signal processing circuit is generated in the outside. - 特許庁

内部クロック発生回路（３）は、テストモード時においては、外部クロック信号の２倍の速度で内部クロック信号（ＣＬＫＰ，ＣＬＫＮ，ＣＬＫ）を生成する。例文帳に追加

An internal clock generating circuit (3) generates internal clock signals (CLKP, CLKN, CLK) at double the speed of an external clock signal in a test mode. - 特許庁

ここには外部クロック信号が同期した内部クロック信号を発生するクロック発生回路が開示されている。例文帳に追加

The clock generation circuit for generating an internal clock signal with which an external clock signal is synchronized, is disclosed. - 特許庁

外部クロック生成回路１８がパネル３３の外部に配され、第２のクロック信号ＤＣＫを外部から供給する。例文帳に追加

An external clock generating circuit 18 is arranged outside a panel 33 to supply the second clock signal DCK from the outside. - 特許庁

このクロック生成回路１０は、クロックチョッパー１１により外部クロックをより高速なクロックに変換してシフト用クロックの少なくとも一部を生成する。例文帳に追加

The clock generating circuit 10 generates at least a part of a shift clock by converting an external clock to a fast clock using a clock chopper 11. - 特許庁

第１クロック発生回路は、チップセレクト信号が供給されたクロックサイクルおよびその次のクロックサイクルに、外部クロック信号に同期して第１内部クロック信号を生成する。例文帳に追加

A first clock generation circuit creates a first internal clock signal in a clock cycle to which the chip select signal is supplied, and its following clock cycle by synchronizing with an outer clock signal. - 特許庁

第２の内部クロック発生回路内には、第1の外部クロック信号CLKと第2の外部クロック信号/CLKの位相差に相当するほぼ1/2周期分(180°)程度の遅延量をもつ可変遅延回路があればよく、その回路構成は簡単で小規模である。例文帳に追加

The 1/4 frequency divider 15 supplies the inverted clock N24 of the 1/4-frequency-divided signal as a reference clock input to a phase comparator 32. - 特許庁

前記ラッチ回路と前記処理回路は前記外部クロック信号を受けるクロックバッファ（１０１）の出力を共通に入力する。例文帳に追加

The latch circuit and the processing circuit input in common the output of a clock buffer (101) which receives the external clock signal. - 特許庁

遅延回路１及び遅延回路２は、外部クロック信号ＣＬＫ１を遅延してクロック信号ＣＬＫ２を生成する。例文帳に追加

A delay circuit 1 and a delay circuit 2 delay an outer clock signal CLK1 to generate a clock signal CLK2. - 特許庁

外部から高速な参照クロックを入力することなく、回路の安定性が高められたクロック・データリカバリ回路を提供する。例文帳に追加

To provide a clock data recovery circuit the stability of which is enhanced without the need for externally receiving a high speed reference clock. - 特許庁

外部端子を用いず設定値を設定することができるクロック制御回路及びクロック制御回路の制御方法を提供する。例文帳に追加

To provide a clock control circuit capable of setting a set value without using an external terminal, and a control method of the clock control circuit. - 特許庁

外部クロックＣＬＫ１と内蔵発振回路３で生成される内部クロックＣＬＫ２とをクロック選択回路４で動作クロックＣＬＫとして選択する。例文帳に追加

The external clock CLK1 and an internal clock CLK2 generated in a built-in oscillation circuit 3 are selected as an operation clock CLK in a clock selection circuit 4. - 特許庁

テスト回路の第１回路は、上記複数の回路ブロックの動作試験を行うために第１制御信号に応答してスキャン用外部クロック又は上記内部クロック生成回路で形成されたクロックを選択的に伝える。例文帳に追加

A first circuit of the test circuit selectively transmits an external clock for scanning or the clock formed by the internal clock generation circuit, in response to a first control signal for performing an operational test of the plurality of circuit blocks. - 特許庁

外部クロックに同期して内部クロックを発生させ、この内部クロックを用いてオフチップドライバ回路におけるデータ出力動作を制御する際に、外部クロックに対して位相ずれを起こさずにデータを出力させる。例文帳に追加

To output data without causing any phase deviation in an external clock at the time of generating an internal clock synchronously with the external clock and controlling the data output operation at an off-chip driver circuit by using the internal clock. - 特許庁

タイミング制御回路（ＳＭＤＦ１１）には外部クロック信号を帰還して入力し、外部クロック信号と基準クロック信号が同相になるように内部クロック信号を生成する。例文帳に追加

The external clock signal clkout11 is fed back and inputted to the circuit SMDF11, which generates the internal clock signal dclk11 so that the phase of the signal clkout11 is the same as that of the reference clock signal clkin11. - 特許庁

外部ピン１１は、外部のクロック供給回路等からクロック信号を受けて半導体装置１０に出力する。例文帳に追加

The external pin 11 receives a clock signal from an outside clock supply circuit, etc. and outputs it to the semiconductor device 10. - 特許庁

選択回路106 はシステムクロック再生回路102 またはシステムクロック発振回路104 からのいずれかのシステムクロックを外部からの操作に応動して選択して、そのシステムクロックをビデオ復号回路108 およびオーディオ復号回路110 に供給する。例文帳に追加

A selection circuit 106 selects a system clock from the system clock regenerating circuit 102 or the system clock oscillation circuit 104 in response to an external operation and gives the system block to a video decoding circuit 108 and an audio decoding circuit 110. - 特許庁

入力回路ＩＢは、外部入力端子ＴＩＡを介して外部からクロック信号を入力する。例文帳に追加

An input circuit IB inputs a clock signal via an external input terminal TIA from the outside. - 特許庁

外部クロック信号に粗い精度で位相同期したクロック信号を生成する周波数決定回路（８３）と、外部クロック信号に微細精度で位相同期した内部同期信号を生成する微調整回路（８５）とを設ける。例文帳に追加

This device is provided with a frequency-determining circuit 83 which generates a clock signal roughly synchronized in phase with the external clock signal and a fine adjusting circuit 85 generating an internal synchronizing signal which is precisely synchronized in phase with the external clock signal. - 特許庁

本発明は、複数個の単位遅延回路を用いて構成せずに簡単な回路構成で外部クロック信号に正確に同期した内部クロック信号を発生することが可能な内部クロック信号発生回路及び方法を提供する。例文帳に追加

To provide an internal clock signal generating circuit and method capable of generating an internal clock signal accurately synchronized with an external clock signal by a simple circuit configuration not composed by using a plurality of unit delay circuits. - 特許庁

そして、第１の外部クロック信号を所定時間遅延させてそれに同期する第１の内部クロック信号をする第１の内部クロック発生回路と、第１及び第２の外部クロック信号の位相差を検出し、当該位相差を第１の内部クロック信号の位相に加えて第2の内部クロック信号を発生する第２の内部クロック発生回路とを有する。例文帳に追加

The reference clock N22 of the 1st internal clock generating circuit is supplied to a variable delay circuit 31 in the 2nd internal clock generating circuit 16. - 特許庁

本発明によるクロック生成回路（ディジタルＰＬＬ回路）は、外部クロックと内部クロックに対応する比較クロックとを比較するクロック比較器２と、内部クロックに対応する信号を遅延する複数の遅延素子を含む遅延素子段６と、クロック比較器２の出力に応じて遅延素子段６における遅延素子を制御する遅延段制御回路４とを備える。例文帳に追加

This clock generating circuit (digital PLL circuit) is provided with a clock comparator 2 that compares an external clock with a comparison clock corresponding to an internal clock, a delay element stage 6 that includes a plurality of delay elements delaying a signal corresponding to the internal clock, and a delay stage control circuit 4 that controls the delay elements in the delay element stage 6 in response to an output of the clock comparator 2. - 特許庁

外部から入力された外部クロックと内部クロックとの位相合わせ、及び外部から入力されたフレーム信号と内部クロックとの位相合わせを、許容できる性能の劣化の範囲内で、回路規模を縮小化して実現するクロック生成回路を提供する。例文帳に追加

To provide a clock generating circuit for realizing phase matching between an internal clock and an external clock received externally and phase matching between the internal clock and a frame signal received externally within a range of permissible performance deterioration with a reduced circuit scale. - 特許庁

内部クロック信号を出力するクロック回路１０と、内部クロック信号に従いデータ信号を出力する出力回路２０と、クロック回路１０と出力回路２０との間に設けられ、内部クロック信号を出力回路２０に伝送するための伝送回路１５０，１５１を有し、伝送回路１５０，１５１に外部電源が供給されることにより上記課題を解決する。例文帳に追加

A semiconductor device is equipped with a clock circuit 10 which outputs inner clock signals, an output circuit 20 which outputs data signals in accordance with inner clock signals, and transmission circuits 150 and 151 which are provided between the clock circuit 10 and the output circuit 20 to transfer inner clock signals to the output circuit 20, where an outer power supply is supplied to the transmission circuit 150 and 151. - 特許庁

内部クロック調整回路２００に含まれるクロック周期変換回路４００は、外部クロック信号をから順次位相の遅れたクロック信号ＣＬＫ１〜ＣＬＫ８の特定の対について、階層的に排他的論理和演算を行うことにより、内部クロック信号ｉｎｔ．ＣＬＫを生成する。例文帳に追加

A clock period converter 400 included in the regulator 200 executes a hierarchical exclusive-OR operation for specific pair of clock signals CLK1 to CLK8 sequentially delayed in phase from the external clock signal to generate the signal int.CLK. - 特許庁

外部から印加するクロック信号に同期して内部クロック信号を発生する同期型半導体メモリデバイス用の内部クロック発生回路及び内部クロック発生方法と、該内部クロック発生回路を有する同期型半導体メモリデバイスを提供する。例文帳に追加

To generate an internal clock signal synchronizing with a clock signal externally applied. - 特許庁

外部クロック信号と内部クロック信号とを正確に同期させ、内部クロック信号のデューティーサイクルを５０％にすることができるクロック同期回路を提供すること。例文帳に追加

To provide a clock synchronization circuit that accurately synchronizes an external clock signal with an internal clock signal and adjusts the duty cycle of the internal clock signal up to 50%. - 特許庁

複数の入力クロックを、情報処理装置の外部もしくは内部で生成したクロック切替信号によって、装置の初期化をすることなく切替え可能で、クロック切替え時に、ハザードを生じないクロック切替え回路を提供する。例文帳に追加

To provide a clock switching circuit capable of switching a plurality of input clocks by a clock switching signal generated outside or inside an information processor without initializing a device, and causing no hazard during clock switching. - 特許庁

動作環境変動時においても安定に外部クロック信号または参照クロック信号に位相同期した内部クロック信号を生成するクロック再生回路を提供する。例文帳に追加

To provide a clock-regenerating circuit generating an internal clock signal which is stably synchronized in phase with an external clock or reference clock signal, even if operation environment changes. - 特許庁

現用系クロック生成装置のクロック出力がストップされている時間にクロック障害検出信号２１１がアサートしなかった時にクロック障害検出回路アラーム信号３３２として外部に報告する。例文帳に追加

When the clock failure detection signal 211 does not assert while the clock output of the active-system clock generating device is stopped, a clock dynamic switching control device reports externally as a clock failure detection circuit alarm signal 332. - 特許庁

一台または複数台のコンピュータで使われているＣＰＵや周辺回路を動作させるクロックと、クロックを利用する周辺機器又は外部機器を、単一の基準クロックから生成したクロックを用いて動作させる。例文帳に追加

The present invention relates to a clock for operating a CPU or a peripheral circuit being used for one or more computers, and a peripheral device or an external device which utilizes the clock is operated by using a clock generated from a single reference clock. - 特許庁

エッジ検出回路２０と、ＰＬＬ回路１０と、カウンタ３０と、外部生成クロック信号停止検出部５０と、外部クロック停止検出信号が出力されている間前記エッジ検出回路およびＰＬＬ回路１０への外部生成クロック信号の入力を停止させる外部生成クロック停止回路とを備える。例文帳に追加

The microcomputer is equipped with an edge detection circuit 20, a PLL circuit 10, a counter 30, a detection part 50 of an external generation clock signal stop and a circuit of the external generation clock signal stop for stopping input of the external generation clock signal to the edge detection circuit 20 and a PLL circuit 10 while the external clock stop detection signal is output. - 特許庁

外部クロック信号に対して内部クロック信号を正確に制御することが可能なＳＴＢＤ回路を有する半導体装置を提供する。例文帳に追加

To provide a semiconductor device having a STBD circuit which can control accurately an internal clock signal for an external clock signal. - 特許庁

外部クロック信号に対して所定の位相差を有する遅延クロック信号を精度良く生成することができるＤＬＬ回路を提供する。例文帳に追加

To provide a DLL circuit capable of precisely generating a delay clock signal, having a prescribed phase difference with respect to an external clock signal. - 特許庁

内部同期信号として、外部クロック信号或いはランダムクロック信号の何れか一方を用いることができるようにした集積回路の提供。例文帳に追加

To provide an integrated circuit capable of using an external clock signal or random clock signal as an internal synchronizing signal. - 特許庁

発振回路により生成されるクロックを用いることなく、且つ、外部からダミーの通信クロックを送ることなく受信データを内部処理する。例文帳に追加

To internally process reception data without using a clock generated by an oscillation circuit, without sending a dummy communication clock from the outside. - 特許庁