拡散型フローの英語

１ｐｏｌｙ型メモリセル１０は、１対のソース／ドレイン領域１１と、フローティングゲート電極層１３と、コントロールゲート用不純物拡散領域１４とを有している。例文帳に追加

A 1poly type memory cell 10 has a pair of source-drain region 11, a floating gate electrode layer 13, and an impurity diffusion region 14 for control gate. - 特許庁

不純物拡散層１８、第１のチャネル領域２０ａおよび第１のｎ^+型フローティングエミッタ領域２２ａの下端部には、埋込み絶縁層７０が形成されている。例文帳に追加

A buried insulation layer 70 is formed at the lower end part of the impurity diffused layer 18, the first channel region 20a and the first n+ type floating emitter region 22a. - 特許庁

ベース領域１６の表面部にはｎ^+型フローティングエミッタ領域（第６半導体層）２２が形成され、不純物拡散層１８とフローティングエミッタ領域２２との間に第１のチャネル領域（第５半導体層）２０ａが形成されている。例文帳に追加

An n+ type floating emitter region (sixth semiconductor layer) 22 is formed on the surface part of the base region 16 and a first channel region (fifth semiconductor layer) 20a is formed between the impurity diffused layer 18 and the floating emitter region 22. - 特許庁

また、シリコン基板１の周辺部に、画素領域を囲むとともにオーバーフローバリア層１１を画素領域とその外周部とに分離するトレンチ２１を形成し、トレンチ２１の内壁部に、オーバーフローバリア層１１と異なる導電型の不純物拡散層２２を形成してもよい。例文帳に追加

Furthermore, a pixel region is enclosed in the peripheral part of the silicon substrate 1, and a trench 21 is formed so as to separate the overflow barrier layer 11 into the pixel region and its outer peripheral part, and a conductive type impurity diffused layer 22 different from the overflow barrier layer 11 may be formed in the inner wall part of the trench 21. - 特許庁

縦型２重拡散ＭＯＳＦＥＴを用いた半導体リレーにおいて、基板上に形成された第１のエピタキシャル層と、この第１のエピタキシャル層上にさらに形成され第１のエピタキシャル層よりも濃度の高い第２のエピタキシャル層と、第１及び第２のエピタキシャル層上に形成された縦型２重拡散ＭＯＳＦＥＴと、縦型２重拡散ＭＯＳＦＥＴの周囲であって第１及び第２のエピタキシャル層の境界部分に形成されたフローティングフィールドリングとを設ける。例文帳に追加

The semiconductor relay employing a vertical double diffusion MOSFET comprises a first epitaxial layer formed on a substrate, a second epitaxial layer formed on the first epitaxial layer with higher density than the first epitaxial layer, a vertical double diffusion MOSFET formed on the first and second epitaxial layers, and a floating field ring formed around the vertical double diffusion MOSFET at the boundary of the first and second epitaxial layers. - 特許庁

一端が電気的に浮いた状態で設けられるフローティング抵抗を、ｐ型半導体からなる拡散抵抗１４として、ｐ型半導体基板１０内に形成されたｎ型半導体領域１３内に孤立した島状に形成する。例文帳に追加

The floating resistor formed under a state that one end is floated electrically is formed in an isolated insular shape in an n-type semiconductor region 13 formed in a p-type semiconductor substrate 10 as a diffusion resistor 14 composed of a p-type semiconductor. - 特許庁

トリミング時にＰ型拡散抵抗部を取り囲むＮ型エピタキシャル層をフローティングにする必要が生じるような集積回路装置においても、光の入射による特性劣化や誤動作の問題が生じにくい集積回路装置を提供する。例文帳に追加

To provide an integrated circuit device in which deterioration of characteristics and erroneous operations due to the input of light are never generated easily even in the integrated circuit device in which the n-type epitaxial layer surrounding the p-type diffusing resistance part must be floated at the time of trimming. - 特許庁

ビットライン方向の埋め込み拡散層の総延長距離を短縮して、ビットラインの電気抵抗を低減することにより、高速、低電圧で動作するフローティングゲート型半導体記憶装置およびその製造方法を提供する。例文帳に追加

To provide a floating gate semiconductor storage device which operates fast with a low voltage and its manufacturing method by decreasing the resistance of a bit line by shortening the total distance of a buried diffusion layer in the bit-line direction. - 特許庁