高速カウンタ制御の英語

Ｖカウンタ１と、高速系カウンタ２と、Ｖコンパレータ３と、高速系コンパレータ４と、パルスジェネレータ５と、ステート制御回路６を備えるタイミングジェネレータにおいて、Ｖカウンタは、高速系カウンタに切替えた後もそのカウント値を保持し、高速系カウンタよりＶカウンタに切替えられた際、Ｖカウンタは保持されたカウント値よりカウントを行う。例文帳に追加

In the timing signal generator provided with a V counter 1, a high-speed counter 2, a V comparator 4, a pulse generator 5 and a state control circuit 6, the V counter holds its count value even after switching to the high-speed counter and in the case of switching from the high-speed counter to the V counter, the V counter starts a counting from the held count value. - 特許庁

ダブルカウンタ方式によるディジタルＦＬＬ回路であって、高速に処理を行うためのディジタルＦＬＬ内の変化量カウンタ（３７）と制御・計測用コンピュータ内の再生用カウンタ（５３）の２つのカウンタを利用する。例文帳に追加

In this digital FLL circuit by a double counter system, two counters, namely, a variation counter 37 in digital FFL for performing high-speed processing and a reproduction counter 53 in a computer for control and measurement are utilized. - 特許庁

高速スロットカウンタ２０のカウント値と低速スロットカウンタ２１のカウント値とにより、前記制御信号を出力すると共に、高速スロットカウンタ２０と低速スロットカウンタ２１との間にてカウント値を継続してカウントさせるクロック制御部１１を設ける。例文帳に追加

A clock control unit 11 is provided for outputting the control signal according to the count value of the fast slot counter 20 and the slow slot counter 21, while making the fast slot counter 20 and the slow slot counter 21 continue to count. - 特許庁

パターンカウンタ制御部７４は、クロック回路８４による、クロック信号２８よりも高速なクロック信号８０に同期して動作する。例文帳に追加

A pattern counter control part 74 is operated, in synchronization with a higher-speed clock signal 80 than the clock signal 28 by the clock circuit 84. - 特許庁

通信可能期間を制御するために、動作クロック信号をカウントする高速スロットカウンタ２０を設ける。例文帳に追加

A fast slot counter 20 is provided for counting the operational clock signal, in order to control the period when communication can be done. - 特許庁

パターンカウンタ制御部７４は、ＦＩＦＯ型メモリ６０から高速で展開シーケンスプログラムを読み出す。例文帳に追加

The pattern counter control part 74 reads the expanded sequence program from the FIFO-type memory 60 at a high speed. - 特許庁

制御サイクルが極めて短い（１０ｍｓｅｃ程度）制御装置において、主系から従系へ演算中の内部データやカウンタデータをそのまま引き継いで使用でき、これにより、制御装置内で指令値に変動がなくスムースに切り替わることができる高速二重系制御装置を提供する。例文帳に追加

To provide a high speed dual system controller whose control cycle is extremely short(about 10msec) for continuously using internal data under an arithmetic operation from a main system to a slave system or counter data as they are, and for smoothly switching the dual systems without causing the fluctuation of a command value in the controller. - 特許庁