BILEVELとは 意味・読み方・使い方

A pair of CMOS inverters simultaneously respond to a bilevel signal drive gate electrodes of the PFET and NFET.例文帳に追加

１対のＣＭＯＳインバータは、ＰＦＥＴとＮＦＥＴのゲート電極の２レベル信号駆動に同時に応答する。 - 特許庁

METHOD FOR MANUFACTURING MULTILEVEL RETICLE BY USING BILEVEL RESIST CONTAINING PHASE-VARIED MULTILEVEL RETICLE例文帳に追加

位相変化したマルチレベルレチクルを含む、バイレベルレジストを用いたマルチレベルレチクルの製造方法 - 特許庁

A multi-level memory device has a memory section (multilevel array), including cells being programmable with the prescribed number of level being larger than 2 and a memory section (bilevel array), including cells being programmable with the number of level of 2.例文帳に追加

マルチレベルメモリデバイスは、２より大きい所定のレベル数でプログラムできるセルを含むメモリセクション（マルチレベルアレイ）とレベル数２でプログラムできるセルを含むメモリセクション（バイレベルアレイ）とを有する。 - 特許庁

In a case of the air mix door 8 partially releasing a hot air passage 6 and the cold air passage 7, the bypass passage 12 is closed at least during a vent mode and the bypass passage 12 is released at least during a bilevel mode.例文帳に追加

エアミックスドア８が温風通路６及び冷風通路７を部分開放している場合には、少なくともベントモード時にバイパス通路１２を閉鎖し、少なくともバイレベルモード時にバイパス通路１２を開放する。 - 特許庁

Since the time when bilevel mode is selected is spring and autumn, the middle season of the year usually, both of a rear seat cooler unit and a rear seat heater unit do not require the maximum cooling and heating capacity.例文帳に追加

バイレベルモードを選択する時期は通常、春秋の中間シーズンであるため、後席クーラユニットと後席ヒータユニットが両方とも最大冷暖房能力を必要としない。 - 特許庁

The bilevel array is used for storing data required to have high speed and reliability, such as BIOS of a personal computer and data stored in a cache memory, in which the read-out speed is essential such as, storing an operation code of a system, including a memory device.例文帳に追加

一方、バイレベルアレイは、例えばパーソナルコンピュータのＢＩＯＳのような読出しの高速性および信頼性を必須とするデータおよびキャッシュメモリに記憶されるデータの記憶に使われる。 - 特許庁

At least one memory block B0-B7 includes a plurality of electrically erasable programmable bilevel memory cells each constituted to store 1-bit information, and read means 2, 5, 3 which access and read one multilevel memory cell or, access and read simultaneously N electrically erasable programmable bilevel memory cells depending on an address signal A0-A21 supplied to the memory device.例文帳に追加

前記少なくとも１つのメモリブロック（B0-B7）は１セルにつき１ビットの情報を記憶するよう構成された複数の電気的消去可能プログラマブルバイレベルメモリセルも含み、且つメモリデバイスに供給されるアドレス信号(A0-A21)に依存して、前記マルチレベルメモリセルの１つをアクセスし読み出すか、前記電気的消去可能プログラマブルバイレベルメモリセルのＮ個を同時にアクセスし読み出す手段(2,5,3)が設けられている。 - 特許庁