CK-4とは 意味・読み方・使い方

The output of a counter 1 which counts a reference clock CK is inputted to clock input C of first and third flip flops 2 and 4, and the inversion clock of the reference clock CK is inputted to a clock input C of a second flip flop 3.例文帳に追加

基準クロックCKをカウントするカウンタ１の出力を第１及び第３のフリップフロップ２、４のクロック入力Cに受け、基準クロックＣＫの反転クロックを第２のフリップフロップ３のクロック入力Ｃに受ける。 - 特許庁

Switching operation of the output circuit 2 is performed based on input data and an output enable signal by synchronous operation with a clock CK of an internal circuit 4 in ordinary operation.例文帳に追加

通常動作において、内部回路４がクロックＣＫに同期して動作することで、入力されるデータと出力イネーブル信号に基づいて、出力回路２のスイッチング動作を行う。 - 特許庁

When a clock signal CK is 'L', an input changeover switch 2 is switched to an input voltage Vi side and PMOSs 6 and 7 are also turned on to set the electric potential of an internal node NA in a threshold voltage Vt of an inverter 4.例文帳に追加

クロック信号ＣＫが“Ｌ”のとき、入力切替スイッチ２は入力電圧Ｖｉ側に切り替えられると共に、ＰＭＯＳ６，７がオンとなって内部ノードＮＡの電位は、インバータ４の閾値電圧Ｖｔにセットされる。 - 特許庁

Encoding tables 4b and 4c are both composed of six table elements (Sk=0, 1, 2, 3, 4, and 5), and an encoding output Ck to an input bit pattern Dk and state information Sk+1 indicating a following state can be obtained.例文帳に追加

符号化テーブル４ｂ、４ｃは共に６つのテーブル要素Ｓk＝０、１、２、３、４、５）からなっており、入力ビットパターンＤkに対する符号化出力Ｃkと次の状態を示す状態情報Ｓk+1が得られる。 - 特許庁

If an operation control signal EN is provided, a frequency dividing clock generator 10 outputs a clock signal CK1 having the same frequency as that of a reference clock signal CK and clock signals CK2-CK5 obtained by frequency-dividing the signal CK1 into 1/2, 1/4 and so forth.例文帳に追加

動作制御信号ＥＮが与えられると、分周クロック生成部１０から、基準クロック信号ＣＫと同じ周波数のクロック信号ＣＫ１とこれを１／２，１／４，…に分周したクロック信号ＣＫ２〜ＣＫ５が出力される。 - 特許庁

The interface converting apparatus is equipped with a sampling clock CK for inspecting a change point of a data signal 4, a clock generating means 16 for generating a transmission timing clock ST, a data determining means 17 for inspecting the data signal 4 at a predetermined point of time before and after a level change point of the transmission timing clock ST to determine matching/mismatching of phases.例文帳に追加

データ信号４の変化点を調べるサンプリングクロックＣＫと送信タイミングクロックＳＴを発生するクロック発生手段１６と、送信タイミングクロックＳＴのレベル変化点前後の定めた時点におけるデータ信号４を調べて位相の一致／不一致を判定するデータ判定手段１７とを備える。 - 特許庁

Inverters 1, 2 supply a clock ck to master and slave side transmission gates 4, 8 without using a clocked inverter for data latching, and an NMOS transistor(TR) 5 and a PMOS TR 6 whose drain voltage/source voltage is inversely connected to that of a conventional CMOS circuit latch data when the transmission gates 4, 8 are open.例文帳に追加

データ保持のためのクロックド・インバータを用いずに、インバータ１，２によってマスタ側およびスレーブ側のトランスミッションゲート４，８にクロックｃｋを供給し、トランスミッションゲート４，８がオープンしたときのデータ保持を、通常のＣＭＯＳ回路とはドレイン電圧／ソース電圧が逆に接続されたＮＭＯＳのトランジスタ５とＰＭＯＳのトランジスタ６とで行うようにした。 - 特許庁