| 意味 | 例文 (12件) |
DDR 3とは 意味・読み方・使い方
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意味・対訳 DDR3 SDRAMとは、DDR SDRAMの規格のうち、1度に8ビットのデータを扱い、それによってDDR2 SDRAMの2倍のデータ転送速度を実現する規格の総称である。
遺伝子名称シソーラスでの「DDR 3」の意味 |
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DDR3
| human | 遺伝子名 | DDR3 |
| 同義語(エイリアス) | WSL-LR; Lymphocyte-associated receptor of death; TNFRSF12; TNFRSF25; LARD; WSL-1; WSL protein; Apoptosis-mediating receptor TRAMP; WSL-1 protein; APO-3; Apoptosis-inducing receptor AIR; DR-3; APO3; WSL; Death domain receptor 3; Apo-3; WSL1; Apoptosis-mediating receptor DR3; DR3; death receptor-3 (DR-3); UNQ455/PRO779 | |
| SWISS-PROTのID | SWISS-PROT:Q93038 | |
| EntrezGeneのID | EntrezGene:8718 | |
| その他のDBのID | HGNC:11910 |
| mouse | 遺伝子名 | DDR3 |
| 同義語(エイリアス) | WSL-LR; Tnfrsf25; Tnfrsf12; LARD; WSL-1; DR3; APO-3; Wsl | |
| SWISS-PROTのID | --- | |
| EntrezGeneのID | EntrezGene:85030 | |
| その他のDBのID | MGI:1934667 |
本文中に表示されているデータベースの説明
「DDR 3」の部分一致の例文検索結果
該当件数 : 12件
The electronic equipment device 1 includes: a DDR memory 2; a control IC 3 for controlling the writing/reading of data to the DDR memory 2; and a voltage output circuit 4 for setting a reference Vref-ddr in the DDR memory 2 and a reference voltage Vref-ic in the controller IC 3.例文帳に追加
電子機器装置1は、DDRメモリ2と、DDRメモリ2に対するデータの書込み/読出しを制御するコントロールIC3と、DDRメモリ2における基準電圧Vref−ddr及びコントロールIC3における基準電圧Vref−icを設定する電圧出力回路4とを備える。 - 特許庁
A gasket 7 is disposed laterally toward a DDR-SDRM 2 of a heat conductive sheet 6 on a scaler IC 3.例文帳に追加
スケーラIC3上における熱伝導シート6のDDR-SDRAM2側の側方には、ガスケット7が配置されている。 - 特許庁
The semiconductor device is provided with a plurality of SRAM chips 1 of a DDR(double data rate) specification, a bank control circuit 3 and a CQ control circuit 4.例文帳に追加
本発明は、DDR仕様の複数のSRAMチップ1と、バンク制御回路3と、CQ制御回路4とを備える。 - 特許庁
The DDR type zeolite membrane composite 1 is constituted of a porous substrate 2 and a DDR type zeolite layer 5, deposited in a substrate, of the thickness of of 5-50 times the average pore diameter of the porous substrate made of a DDR type zeolite arranged in the pore 3 of one side surface of the porous substrate 2.例文帳に追加
多孔質基体2と、多孔質基体2の一方の表面の細孔3内に配設された、DDR型ゼオライトからなる、多孔質基体の平均細孔径の5〜50倍の厚さの基体内析出DDR型ゼオライト層5とを備えてなることを特徴とするDDR型ゼオライト膜複合体1。 - 特許庁
A DDR-SDRAM has an input buffer 1, a command decoder 2, a write-timing generating section 3, a write-buffer 4, a read-amplifier 5, a memory cell plate 6, and a data latch 7.例文帳に追加
DDR−SDRAMは、入力バッファ1、コマンドデコーダ2、ライトタイミング発生部3、ライトバッファ4、リードアンプ5、メモリセルプレート6、及び、データラッチ7を有する。 - 特許庁
A DVD driving device 2 stores the reproduced information in DDR 3, while reproducing at a high speed, reproduces at the beginning and then performing normal reproduction.例文帳に追加
DVDドライブ装置2は、当初は高速再生を行い、その後は通常再生を行いながら、再生された情報をDDR3に格納する。 - 特許庁
A memory interface circuit (3) can be connected to a DDR-SDRAM (6) which outputs a data strobe signal (DQS) and outputs read data (DQ) synchronously with this signal.例文帳に追加
メモリインタフェース回路(3)は、データストローブ信号(DQS)と共にこれに同期してリードデータ(DQ)を出力するDDR−SDRAM(6)を接続可能である。 - 特許庁
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「DDR 3」の部分一致の例文検索結果
該当件数 : 12件
A DDR(disk drive recorder) 3 is arranged as a buffer means capable of storing the amount of information corresponding to at least a change- over time TX required to replace the disk.例文帳に追加
少なくともディスクの入れ替えに要する切替時間TX分に相当する情報量を格納可能なバッファ手段としてDDR3が設けられる。 - 特許庁
The digestion gas including methane generated from the sewage sludge is preferably pressurized to 0.5 to 3.5 MPa by a pressurizing device 3, and is supplied to a DDR type zeolite membrane 5.例文帳に追加
下水汚泥より発生するメタンを含む消化ガスを加圧装置3により好ましくは0.5〜3.5MPaに加圧したうえ、DDR型ゼオライト膜5に供給する。 - 特許庁
A reference voltage input port 21 of the DDR memory 2 and a reference voltage input port 31 of the control IC 3 are connected to a voltage output line 45 of the voltage output circuit 4.例文帳に追加
DDRメモリ2の基準電圧入力ポート21及びコントロールIC3の基準電圧入力ポート31は、電圧出力回路4の電圧出力ライン45に接続されている。 - 特許庁
A CPU 11 in a controller 2 side stops power supply to the respective parts in the operation unit 3 excepting the DDR memory 21 by controlling an energy saving control circuit 25 via a control line L6 in a timing when the information communication with the operation unit 3 via the USB signal lines L1, L3 is disabled.例文帳に追加
コントローラ2側のCPU11は、USB信号線L1,L3を介した操作ユニット3との情報通信が不能になったタイミングで制御線L6を介して省エネ制御回路25を制御することにより、DDRメモリ21を除く操作ユニット3内の各部への電力供給を停止する。 - 特許庁
A CPU 22 in an operation unit 3 side disables information communication with a controller 2 via USB signal lines L1, L3 after operating the self refresh function of a DDR memory 21 according to the instruction for shifting to a STR mode via the USB signal lines L1, L3.例文帳に追加
操作ユニット3側のCPU22は、USB信号線L1,L3を介してSTRモードへの移行を指示されるのに応じて、DDRメモリ21のセルフリフレッシュ機能を作動させた後、USB信号線L1,L3を介したコントローラ2との情報通信を不能にする。 - 特許庁
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