Gl1とは 意味・読み方・使い方

First scanning signals GL1, GL3, ..., GLm-1 output from the first gate driver 400 select odd-numbered gate bus lines and place the second gate driver 500 in operation.例文帳に追加

第１のゲートドライバ４００から出力される第１の走査信号ＧＬ１、ＧＬ３、・・・、ＧＬｍ−１は、奇数行目のゲートバスラインを選択するとともに、第２のゲートドライバ５００を動作させる。 - 特許庁

The resistor R2 (with the same resistance as that of the resistor R1) is connected between a drain of the nMOS transistor Q3 and a gate of a low side switching element LSW (low side gate GL1).例文帳に追加

抵抗Ｒ２（抵抗Ｒ１と同じ抵抗値を有する）は、ｎＭＯＳトランジスタＱ３のドレインとローサイドスイッチング素子ＬＳＷのゲート（ローサイドゲートＧＬ１）との間に接続される。 - 特許庁

In the odd driver 2o, a first stage inputs a start signal IN and outputs a high level selection signal in accordance with a control signal Φ1, CK to the gate line GL1 on the first line.例文帳に追加

奇数ドライバ２ｏでは、第１段がｓｔａｒｔ信号ＩＮを入力して、制御信号Φ１、ＣＫに従ってハイレベルの選択信号を１行目のゲートラインＧＬ１に出力する。 - 特許庁

Through the provision of the resistors R1, R2, the charging time of the high side gate GH1 is shorter than its discharge time, and the charging time of the low side gate GL1 is longer than its discharge time.例文帳に追加

抵抗Ｒ１，Ｒ２を設けることにより、ハイサイドゲートＧＨ１の充電時間はその放電時間より短く、ローサイドゲートＧＬ１の充電時間はその放電時間より長くなる。 - 特許庁

The first and second gate driving circuits output gate clock pulses or gate clock bar pulses as gate driving signals to a plurality of gate lines GL1, etc., GLn in response to the start pulses.例文帳に追加

第１及び第２ゲート駆動回路は、開始パルスに応答してゲートクロックパルス又はゲートクロックバーパルスを複数のゲートラインＧＬ１、…、ＧＬｎにゲート駆動信号として出力する。 - 特許庁

The drain D of an N-channel transistor T4 of the inverter and the gate line GL1 of the inverter are connected via a gate line FL2 laid as a first layer of line layer.例文帳に追加

インバータのＮチャネルトランジスタＴ４のドレインＤとインバータのゲート配線ＧＬ１とは１層目の配線層として敷設された配線ＦＬ２を介して接続されている。 - 特許庁

Memory cells M41 to M48 and memory cells M51 to M58 of one line having a first gate electrode are connected to a ground line GL1 through a direct contact resistance R.例文帳に追加

１つの行のメモリセルＭ５１ないしＭ５８が接地線ＧＬ１に接続され、もう１つの行のメモリセルＭ６１ないしＭ６８が接地線ＧＬ２に接続される。 - 特許庁

Each memory cell 10 has a p-type active region 13 and an n-type active region 14, two pieces of word lines 21a and 21b (WL1 and WL2), and a common gate line (GL1) and a common gate line 22b (GL2).例文帳に追加

各メモリセル１０は、ｐ型能動領域１３およびｎ型能動領域１４、２本のワード線２１ａ，２１ｂ（ＷＬ１，ＷＬ２）、共通ゲート線２２ａ（ＧＬ１），および共通ゲート線２２ｂ（ＧＬ２）を備えている。 - 特許庁