TESTMODEとは 意味・読み方・使い方

After the reset release, the test mode setting signal TESTMODE[7:0] is fixed, and the normal external input terminal 1 can be used as a normal input terminal.例文帳に追加

リセット解除後は、テストモード設定信号TESTMODE[7:0]は固定され、通常外部入力端子１は通常入力端子として使用できる。 - 特許庁

At the reset releasing time, the flip-flop 4 with LOAD/HOLD holds input data, and a test mode setting signal TESTMODE[7:0] is set.例文帳に追加

リセット解除時、LOAD/HOLD付きフリップフロップ４は、入力データをホールドし、テストモード設定信号TESTMODE[7:0]が設定される。 - 特許庁

If the high level indicating the test time is inputted to the TESTMODE terminal, the clock supply circuit 50 imparts the clock signal CK to the CLK input terminal, the DFF circuits 31-3n latch the output signal of the output terminal D0-D31.例文帳に追加

また、ＴＥＳＴＭＯＤＥ端子に、テスト時であることを示すハイレベルが入力される場合には、クロック供給回路５０は、クロック信号ＣＫをＣＬＫ入力端子に与えて、ＤＦＦ回路３１〜３ｎは、出力端子Ｄ０〜Ｄ３１の出力信号をラッチする。 - 特許庁

If the low level indicating the normal operation is inputted to the TESTMODE terminal of the test circuit 23 the clock supply circuit 50 imparts the high level to the CLK input terminal so as to close the transfer gate of the master part of DFF circuit 31-3n, to inhibit the output signal of the output terminal D0-D31 of the periphery circuit 21 from supplying into the master part.例文帳に追加

テスト回路２３のＴＥＳＴＭＯＤＥ端子に、通常動作時であることを示すローレベルが入力されると、クロック供給回路５０は、ＤＦＦ回路３１〜３ｎのマスタ部のトランスファゲートを閉じるようにハイレベルをＣＬＫ入力端子に与え、周辺回路２１の出力端子Ｄ０〜Ｄ３１の出力信号がマスタ部の内部へ供給されないようにする。 - 特許庁