array allocationとは 意味・読み方・使い方

A page allocation decision part 113 continuously arranges the array elements of a data distribution object array referred to within a parallelizable loop included in the consecutive sequence program 150 in a virtual address space according to a data continuous dimension and decides a processor to allocate individual pages where the array elements are arranged.例文帳に追加

ページ割付け決定部１１３は、逐次プログラム１５０に含まれる並列化可能ループ内で参照されるデータ分散対象配列の配列要素をデータ連続次元で仮想アドレス空間に連続配置し、配列要素が配置された各ページを割り付けるプロセッサを決定する。 - 特許庁

To provide a spatial multiplex slot allocation method for surely receiving the narrow band call of VoIP or the like without rejecting it and improving the convenience of a user, and adaptive array base station.例文帳に追加

VoIP等の狭帯域呼を拒否せずに確実に受け入れ、ユーザの利便性を向上させる空間多重スロット割当方法およびアダプティブアレイ基地局を提供する。 - 特許庁

A signal processing part 50 intermittently transmits the control signals by forming a non-directional pattern, receives the control signals from a mobile station by forming an array antenna pattern and further, transmits link channel allocation by the non-directional pattern or the array antenna pattern.例文帳に追加

信号処理部５０は、制御信号を無指向性パターンを形成して間欠送信し、移動局からの制御信号に対してアレイアンテナパターンを形成して受信し、さらに、リンクチャネル割当を無指向性パターンとアレイアンテナパターンの何れかで送信する。 - 特許庁

To provide a device and a method for evenly share process load of an I/O command by a whole storage array in a distributed storage system having a wide area memory allocation capability.例文帳に追加

記憶の広域配置能力を持つ分散記憶システムにおいて、Ｉ／Ｏコマンドの処理の負荷を記憶アレイ全体で均一に分担するような装置および方法を提供する。 - 特許庁

To change the allocation of a pad for external connection according to a function to be actualized by a gate array and to actualize a plurality of functions by the same chip through easy setting as to a semiconductor integrated circuit which has a gate array and a microcomputer mounted on a single chip.例文帳に追加

ゲートアレイとマイクロコンピュータを１チップに搭載した半導体集積回路において、ゲートアレイにより実現しようとする機能に応じて外部接続用パッドの割り当てを変更でき、簡単な設定により複数の機能を同一チップで実現可能とする。 - 特許庁

To provide an interface circuit which memorizes data which contains a parity bit even if a defective cell is in the parity bit cell of a memory cell array; and to provide a parity bit allocation method and a semiconductor memory.例文帳に追加

メモリセルアレイ中のパリティビットセルに不良セルがあってもパリティビットを含むデータを記憶することができるインターフェース回路、パリティビット割付方法及び半導体記憶装置を提供する。 - 特許庁

The control circuit 20 switch-controls the first switch array section SAR1 of the first D/A conversion section DAC1 to dynamically change the allocation of capacitors for bits of input digital data.例文帳に追加

制御回路２０は、入力デジタルデータの各ビットに対するキャパシターの割り当てを動的に変化させるスイッチ制御を第１のＤ／Ａ変換部ＤＡＣ１の第１のスイッチアレイ部ＳＡＲ１に対して行う。 - 特許庁

The control circuit 20 switch-controls the switch array section 51 to dynamically change the allocation of the first type capacitors 1C and the second type capacitors 3C for bits of the input digital data.例文帳に追加

制御回路２０は、入力デジタルデータの各ビットに対する第１型キャパシター１Ｃと第２型キャパシター３Ｃの割り当てを動的に変化させるスイッチ制御をスイッチアレイ部５１に対して行う。 - 特許庁