clock generation logicとは 意味・読み方・使い方

Each of clock generating means 121-123 in a reception circuit 12 detects a phase difference between a received data signal and the received fastest clock signal, generates a phase information signal and selects a forward phase or a backward phase of the received fastest clock signal according to a logic level of the generated phase information signal, thereby generating a generation clock signal of a pseudo frequency of a data signal for retiming the data signal.例文帳に追加

受信回路１２内のクロック生成手段１２１〜１２３は、受信したデータ信号と受信した最速クロック信号との位相差を検出して位相情報信号を生成し、その位相情報信号の論理レベルに応じて、受信した最速クロック信号の正相又は逆相を選択することにより、データ信号をリタイミングするためのデータ信号の擬似的な周波数の生成クロック信号を生成する。 - 特許庁

To provide a scanning circuit and a scanning signal generating method capable of preventing the generation of a malfunction in a period when the positive/negative logic between clock signals is not realized.例文帳に追加

クロック信号間の正負論理が成り立たない期間における誤動作の発生を防止することができる走査回路および走査信号生成方法を提供する。 - 特許庁

To prevent delay optimization relating to a false path by a logic synthesis tool and to prevent the generation of errors by the fact that the restriction of delay is not satisfied in the case that the delay by the false path exceeds a clock cycle.例文帳に追加

論理合成ツールにより、ｆａｌｓｅパスに関して遅延最適化を行わせず、ｆａｌｓｅパスによる遅延がクロック周期を超えている場合に、遅延の制約が満たされないことによってエラーを発生させない。 - 特許庁

To provide a clock synchronizing logic circuit for realizing synchronization with a clock signal generated in an oscillation circuit with a single frequency capable of solving or reducing the generation of any EMI noise having a peak with the fundamental frequencies of oscillation as a source.例文帳に追加

単一の周波数の発振回路で生成したクロック信号で同期をとったロジック回路は、発振の基本波周波数を源とするピークを有するＥＭＩノイズが発生するという課題を解決又は軽減するクロック同期型ロジック回路を提供する。 - 特許庁

The signal pattern generation circuit 1-1 and the signal pattern validity confirmation circuit 1-2 are each configured by use of a flip-flop circuit (FF) 1-3 and a combination logic circuit 1-4, and the clock signal CLK that is the disturbance detection target is inputted to a clock terminal of each the flip-flop circuit (FF).例文帳に追加

信号パターン生成回路１−１及び信号パターン妥当性確認回路１−２は、それぞれフリップフロップ回路（ＦＦ）１−３と組み合わせ論理回路１−４を用いて構成され、各フリップフロップ回路（ＦＦ）のクロック端子に擾乱検出対象のクロック信号ＣＬＫを入力する。 - 特許庁

The clock signal generation circuit 11 outputs two kinds of clock signals with different phases by connecting the odd-numbered logic inverting circuits in series, inputs each of the clock signals in separate phase comparators 13, 14 to compare the phases, and outputs the phase comparison output signal, and the frequency comparator 15 compares the frequencies based on each phase comparison output signal in the first and second phase comparators 13, 14.例文帳に追加

クロック信号生成回路１１は奇数個の論理反転回路を直列につないで位相の異なる２種のクロック信号を出力し、それぞれを別々の位相比較器１３，１４に入力して位相を比較して位相比較出力信号を出力し、周波数比較器１５は第１及び第２の位相比較器１３，１４における各位相比較出力信に基づいて周波数を比較する。 - 特許庁

The pulse generator generates a number of pulses set by: counting a time base clock 1 with a binary counter 2 of such a bit count that a required resolution can be obtained; carrying out logic operation from count position information in one cycle; and computing a proper pulse generation position.例文帳に追加

この改善策として、基準発振クロックを必要な分解能が得られるビット数の２進カウンタでカウントし、１サイクル中のカウント位置情報から論理演算し、適正なパルス発生位置を計算することによって設定されたパルス数を発生するパルス発生装置とした。 - 特許庁

This system, this device, and this method make use of a time-based counter circuit configuration in which a fixed frequency clock is derived from a PLL of a clock generation circuit of the microprocessor and is used to be fed to external and internal timebase logic and a timebase accumulator counter.例文帳に追加

本システム、装置、および方法は、固定周波数クロックが、マイクロプロセッサのクロック生成回路のＰＬＬから導出され、外部タイムベース・ロジックおよび内部タイムベース・ロジックならびにタイムベース・アキュムレータ・カウンタに供給するのに使用される、タイムベースト・カウンタ回路構成を利用する。 - 特許庁