METHOD FOR TESTING LOGIC CIRCUIT HAVING A PLURALITY OF CLOCK PHASES例文帳に追加

複数のクロック相を有する論理回路のテスト方式 - 特許庁

DELAY MATCHING FOR CLOCK DISTRIBUTION IN LOGIC CIRCUIT例文帳に追加

論理回路におけるクロック分配のための遅延マッチング - 特許庁

CLOCK DISTRIBUTION CIRCUIT FOR PROGRAMMABLE LOGIC DEVICE例文帳に追加

プログラマブルロジックデバイスのクロック分配回路 - 特許庁

Asynchronous logic is stateful logic implemented without the use of a global clock.発音を聞く 例文帳に追加

非同期論理は大域クロックを使わずに実装されるステートフル論理である。 - コンピューター用語辞典

CLOCK CONTROLLER, AND LOGIC SIMULATION METHOD AND LOGIC SIMULATION DEVICE USING IT例文帳に追加

クロックコントローラ及びそれを用いた論理シミュレーション方法と論理シミュレーション装置 - 特許庁

LOGIC CIRCUIT, CLOCK SKEW REDUCTION SYSTEM AND CLOCK SKEW REDUCTION METHOD例文帳に追加

論理回路、クロックスキュー削減システム、及びクロックスキュー削減方法 - 特許庁

To provide a clock extraction circuit capable of extracting a stable clock with a digital logic circuit.例文帳に追加

デジタルロジック回路で安定したクロック抽出を可能とするクロック抽出回路の提供。 - 特許庁

To provide a logic circuit that facilitates timing design of a clock system and reduces the design period in the logic circuit of a gated clock system.例文帳に追加

ゲーテットクロック方式の論理回路において、クロック系のタイミング設計を容易化し設計期間を短縮する論理回路の提供。 - 特許庁

CLOCK DISTRIBUTION CIRCUIT IN SEMICONDUCTOR LOGIC CIRCUIT, AND METHOD THEREFOR例文帳に追加

半導体論理回路におけるクロック分配回路およびその方法 - 特許庁

COUNTER CIRCUIT, FREQUENCY BISECTED LOGIC CIRCUIT AND CLOCK SIGNAL SUPPLY CIRCUIT例文帳に追加

カウンタ回路、２分周論理回路及びクロック信号供給回路 - 特許庁

To provide delay matching for clock distribution in a logic circuit.例文帳に追加

論理回路におけるクロック分配のための遅延マッチング。 - 特許庁

The first logic means 42 receives an input clock signal.例文帳に追加

第１のロジック手段４２は、入力クロック信号を受信する。 - 特許庁

Line layout is arranged so that any of a second logic signal line for transmitting a second logic signal having a frequency component with a lower frequency than the first logic signal, a logic power source line for supplying power supply voltage to the logic circuit or a logic ground line are adjacent to each other along clock line for transmitting a clock and a first logic signal line for transmitting a first logic signal.例文帳に追加

クロックを伝送するクロック配線および第１のロジック信号を伝送する第１のロジック信号配線に沿って、第１のロジック信号よりも低周波の周波数成分をもつ第２のロジック信号を伝送する第２のロジック信号配線、ロジック回路に電源電圧を供給するロジック電源配線、または、ロジックグランド配線のいずれかが隣接するように配線レイアウトする。 - 特許庁

The clock signal generator includes an additional logic circuit without being recognized as a terminal of the reference clock signal when the clock tree is composed.例文帳に追加

クロック信号発生器はクロックツリーが合成される時、基準クロック信号の終端として認識されない付加ロジック回路を含む。 - 特許庁

A clock difference measurement logic circuit 19 detects a difference between an estimated clock and an applied clock.例文帳に追加

クロック差測定論理回路１９は想定していたクロックと与えられたクロックとの差分を検出する。 - 特許庁

The clock supply part (14A) receives a clock signal for scan test and supplies the clock signal to each of the logic circuits (11 to 13).例文帳に追加

クロック供給部（１４Ａ）は、スキャンテスト用のクロック信号を受け、論理回路（１１〜１３）のそれぞれにクロック信号を供給する。 - 特許庁

Recombination of a logic hierarchy and an insertion position of a clock gating circuit is determined from the detected EN generation logic (S5), an instruction of the logic hierarchy recombination in logic composition is performed (S8), and design change processing is performed (S6).例文帳に追加

検出されたＥＮ生成論理からクロックゲーティング回路の挿入位置と論理階層の組み替えを決定して（Ｓ５）、論理合成における論理階層組み換えの指示（Ｓ８）と設計変更処理を行う（Ｓ６）。 - 特許庁

After the PLL 12 stably supplies the clock 42 at an optional multiple ratio to the internal logic circuit 19, the selector 15 selects a clock 42 outputted from the PLL 12 and supplies the clock 42 to the internal logic circuit 19.例文帳に追加

ＰＬＬ１２が任意の逓倍比でクロック４２を内部ロジック回路１９に安定供給した後は、セレクタ１５はＰＬＬ１２の出力クロック４２を選択して内部ロジック回路１９へ供給する。 - 特許庁

After the clock distributing circuit is composed of the buffers 10-16 and the logic gate 31 while using clock tree synthesis, when clock skew is generated, the signal transmission route of the logic gate 31 is changed and the clock skew is improved without reconstructing the clock distributing circuit.例文帳に追加

そして、バッファ１０〜１６と論理ゲート３１とにより、クロックツリーシンセシスを使用してクロック分配回路を構成した後、クロックスキューが発生した場合に、論理ゲート３１の信号伝達経路を変更して、クロック分配回路を再構築することなくクロックスキューを改善する。 - 特許庁

To output an initial value of a logic circuit to be initialized to a logic circuit in the subsequent stage even in a clock-gating state.例文帳に追加

クロックゲーティング状態にあるときにも、初期化対象の論理回路の初期値を後段の論理回路に出力する。 - 特許庁

To provide a clock data recovery circuit which is provided on a programmable logic device or coupled to the programmable logic device.例文帳に追加

プログラマブルロジックデバイス上またはこれと結合して設けられるクロックデータリカバリ回路の提供 - 特許庁

The clock is made into "1" or "0" according to each logic of each paired signal outputted from the redundant combinational logic circuit.例文帳に追加

この冗長組合せ論理回路から出力するそれぞれのペア信号の各論理によってクロックを“１”か“０”にする。 - 特許庁

To provide a clock data recovery circuitry which is provided on a programmable logic device or is coupled with the programmable logic device.例文帳に追加

プログラマブルロジックデバイス上またはこれと結合して設けられるクロックデータリカバリ回路の提供 - 特許庁

To provide a clock generating circuit which can generate two normal internal clock signals even when deviation occurs in a logic threshold value of a clock buffer in a clock generating circuit provided with two clock buffers.例文帳に追加

２つのクロックバッファを備えたクロック発生回路においてそれらクロックバッファの論理しきい値にずれが生じた場合でも正常な２つの内部クロック信号を発生することが可能なクロック発生回路を提供する。 - 特許庁

When it is detected that the clock is not transferred via the differential clock signal line, receiving a free-running clock OSCK from the free-running clock generating circuit 70, the clock receiver circuit 20 outputs the free-running clock OSCK to the logic circuit block 30, in place of a receiving clock CKIN.例文帳に追加

クロックレシーバ回路２０は、自走クロック生成回路７０から自走クロックＯＳＣＫを受け、差動クロック信号線を介してクロックが転送されていないことが検出された場合には受信クロックＣＫＩＮの代わりに自走クロックＯＳＣＫをロジック回路ブロック３０に出力する。 - 特許庁

CLOCK DATA RECOVERY CIRCUIT COUPLED TO PROGRAMMABLE LOGIC DEVICE CIRCUIT例文帳に追加

プログラマブルロジックデバイス回路に結合されるクロックデータリカバリ回路 - 特許庁

(CLK30A), (CLK30B), (CLK20A), (CLK20B), and (CLK60I) from the clock control circuit 6 are input to an inside logic block 8.例文帳に追加

クロック制御回路６からの（ＣＬＫ３０Ａ），（ＣＬＫ３０Ｂ），（ＣＬＫ２０Ａ），（ＣＬＫ２０Ｂ），（ＣＬＫ６０Ｉ）は内部ロジックブロック８へ入力される。 - 特許庁

A plurality of flip-flops included in a logic circuit are grouped by a clock source.例文帳に追加

論理回路に含まれる複数のフリップフロップをクロックソースでグループ分けする。 - 特許庁

A gated clock design is one of design methods for reducing power consumption of a logic circuit.例文帳に追加

論理回路の消費電力を低減する設計手法の１つにゲーテッドクロック設計がある。 - 特許庁

CLOCK DATA RECOVERY CIRCUITRY ASSOCIATED WITH PROGRAMMABLE LOGIC DEVICE CIRCUITRY例文帳に追加

プログラマブルロジックデバイス回路に結合されるクロックデータリカバリ回路 - 特許庁

The logic block 134 generates a drive signal 130 in response to a clock signal 135.例文帳に追加

論理ブロック１３４はクロック信号１３５に応答して駆動信号１３０を生成するものである。 - 特許庁

To display a clock circuit on a screen for allowing a designer to easily grasp a logic.例文帳に追加

設計者が論理を把握しやすいように、クロック回路を画面に表示する。 - 特許庁

A clock signal CLK generated by an oscillator 20 operates the logic pattern generator 19.例文帳に追加

発振器２０で生成されるクロック信号ＣＬＫは、ロジックパターン発生器１９を動作させる。 - 特許庁

A clock supply circuit 103 supplies the clock for emulation to a verification design 101 obtained by modeling a circuit that performs logic verification.例文帳に追加

クロック供給回路１０３が論理検証を行う回路をモデリングした検証デザイン１０１にエミュレーション用クロックを供給する。 - 特許庁

To increase the operation speed between a macro and adjacent logic by suppressing the phase difference (delay) between a root clock and a CTS clock.例文帳に追加

ルートクロックとＣＴＳクロック間の位相差（遅延）を抑えて、マクロと隣接ロジック間の動作速度を向上させること。 - 特許庁

A logic circuit executes a predetermined logical operation with a second scan clock and an operation mode, to generate and output an update clock.例文帳に追加

論理回路は、第２のスキャンクロックと動作モードとの所定の論理演算を行い、アップデートクロックを生成して出力する。 - 特許庁

This logic circuit inputs a clock signal 1 at the clock input terminal CL of a D flip-flop 4a and outputs a signal 3a from the output terminal Q.例文帳に追加

Ｄフリップフロップ４ａのクロック入力端ＣＬにはクロック信号１が供給され、出力端Ｑは信号３ａを出力する。 - 特許庁

A logic chip 7 formed in a multi-chip module is provided with a clock output terminal CKOT for outputting a clock signal.例文帳に追加

マルチチップモジュールに設けられたロジックチップ７には、クロック信号を出力するクロック出力端子ＣＫＯＴが設けられている。 - 特許庁

To provide a method for driving a logic circuit by means of a PLL configured to hold the frequency of an output clock even when an input clock stops.例文帳に追加

入力クロックが停止しても出力クロックの周波数を保持するＰＬＬを用いて、ロジック回路を駆動する方法を提供する。 - 特許庁

To optimally generate a clock tree by analyzing a synchronous relation about each clock output between a plurality of clock signal sources and a logic circuit with the plurality of clock signal sources connected to each input terminal.例文帳に追加

複数のクロック信号源と、複数のクロック信号源が各入力端子に接続された論理回路との各クロック出力について、同期関係を解析してクロックツリーを最良に生成する。 - 特許庁

The frequency spread clock generator 502 is structured to be capable of generating the CCD driving clock having the H-period or the L-period in a fixed period by AND-operating a negative logic of a frequency-divided clock with the frequency spread clock divided and a delay clock with the divided clock delayed.例文帳に追加

周波数拡散クロック発生部５０２は、周波数拡散クロックを分周した分周クロックと分周クロックを遅延させた遅延クロックの負論理とのＡＮＤをとるなどして、Ｈ期間またはＬ期間が固定幅となるＣＣＤ駆動クロックを生成可能な構成となっている。 - 特許庁

To suppress the occurrence of clock skew at the time of logic simulation concerning the logic circuit of gated clock design.例文帳に追加

ゲーテッドクロック設計された論理回路についての論理シミュレーション時におけるクロックスキューの発生を抑制する論理シミュレーション用ディレイ情報を生成する生成装置及び生成方法を提供する。 - 特許庁

In order to operate a gated clock designed logic circuit correctly as specified, a timing restriction imposed to an enable logic for controlling clock signal supply must be satisfied.例文帳に追加

ゲーテッドクロック設計された論理回路が仕様通り正しく動作するためには、クロック信号の供給を制御するイネーブル論理に課されるタイミング制約を満たすことが必要である。 - 特許庁

Thus, just by changing the logic state of the signal Q2, the source clock signal CLK1 and the 1/2 frequency divided clock signal CLK(1/2) are selectively outputted from a logic circuit 5.例文帳に追加

従って、信号Ｑ２の論理状態を変えるだけで、論理回路５から原クロック信号ＣＬＫ１と１／２分周クロック信号ＣＬＫ（１／２）を選択的に出力させることができる。 - 特許庁