load dividerとは 意味・読み方・使い方

To provide an integral divider capable reducing the load of a battery power source by reducing the number of adders used in the integral divider to achieve power saving, avoiding unnecessary acceleration and equalizing power consumption by controlling arithmetic operations of each adder so as not to be concentrated by sequentially performing the arithmetic operations.例文帳に追加

整数型除算器に使用する加算器の数を減らして省電力化を図ると共に、不必要な高速化を避け、各加算器の演算が集中しないよう順次演算するように制御することで電力消費の平均化が行われ、バッテリー電源の負担が軽減できる整数型除算器を提供する。 - 特許庁

A slave switching circuit 20 generates the load signal on the basis of the phase control signal generated by the frequency divider 12b of the master switching circuit 10 and loads it to a PWM operation counter 22a.例文帳に追加

また、スレーブスイッチング回路２０は、マスタースイッチング回路１０の分周器１２ｂによって生成された位相制御信号をもとにロード信号を生成してＰＷＭ動作カウンタ２２ａに出力する。 - 特許庁

To provide a box with a divider in which a plurality of items are arranged in two lines not touching each other for storage with little possibility of being compression deformed by a compression load from above.例文帳に追加

複数の物品を２列に並べて、互いに接触しないように収納することができ、上部からの圧縮荷重により圧縮変形するおそれが少ない仕切板付き箱を提供する。 - 特許庁

Since the emitters of the output TRs Q9, Q10 of the output emitter follower circuit 20 in the frequency divider circuit 100 are separated from nodes N3, N4 that are feedback inputs of the oscillation circuit, an external load does not directly effect the oscillation circuit and the frequency divider circuit 100 can be operated at a high frequency band.例文帳に追加

したがって、分周回路１００は、出力エミッタフォロワ回路２０の出力トランジスタＱ９及び出力トランジスタＱ１０のエミッタと発振回路の帰還入力であるノードＮ３とノードＮ４とは分離され、外部負荷が発振回路に直接影響を与えることはなく、高い周波数帯域で動作することが可能である。 - 特許庁

To provide a variable frequency divider with a high degree of design freedom against capturing of erroneous data to a programmable counter in a particular input timing of a load enable signal and capable of early outputting a desired frequency division output on the basis of correct data.例文帳に追加

ロードイネーブル信号の特定入力タイミングでのプログラマブルカウンタへの誤データ取り込みに対して、設計自由度が高く、正しいデータに基づく所望の分周出力を早期に出力可能な可変分周器を提供する。 - 特許庁

In the frequency divider circuit including a master circuit 1 and a slave circuit 2, the impedance of a load part of at least either one of the master circuit 1 or the slave circuit 2 is made smaller as a frequency becomes high.例文帳に追加

マスター回路１およびスレーブ回路２を有する分周回路であって、前記マスター回路１または前記スレーブ回路２の少なくとも一方の負荷部のインピーダンスを、周波数が高くなるに従って低くなるように構成する。 - 特許庁

A load 4 of substantially the same impedance as the input impedance of the input 31 in the control circuit 3 is connected to wiring 12 to which the frequency divider 2 outputs the dividing signal Sig2 in the two dividing signals Sig1, Sig2.例文帳に追加

分周器２が２つの分周信号Ｓｉｇ１，Ｓｉｇ２のうちの他方の分周信号Ｓｉｇ２を出力する配線１２に、制御回路３の入力部３１の入力インピーダンスと実質的に同一のインピーダンスをもつ負荷４が接続されている。 - 特許庁

The packet divider 4 divides the 'low priority packet' that affects the transmission of the 'premium packet' into a plurality of packets of a length that can be accepted within the transmission interval of the 'premium packet', and scheduling is dynamically performed on the basis of the transmission interval or load situation of the 'premium packet'.例文帳に追加

そして、「プレミアムパケット」の送信に影響を及ぼす「低優先パケット」は、「プレミアムパケット」の送信間隔以内に収まる長さの複数パケットにパケット分割部４により分割して、「プレミアムパケット」の送信間隔又は負荷状況に基づき動的にスケジューリングを行う。 - 特許庁