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phy-2とは 意味・読み方・使い方
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「phy-2」の部分一致の例文検索結果
該当件数 : 27件
The MUX-PDUs have variable sizes and are mapped to PHY packets such that (1) each MUX-PDU that is smaller than the PHY packet size is sent in one PHY packet and (2) each MUX-PDU that is larger than the PHY packet size is sent in a minimum number of PHY packets.例文帳に追加
ＭＵＸ−ＰＤＵは、可変サイズであり、ＰＨＹパケットサイズより（１）小さい各ＭＵＸ−ＰＤＵは１つのＰＨＹパケットで、（２）大きい各ＭＵＸ−ＰＤＵは最小数のＰＨＹパケットで送られるように、ＰＨＹパケットに対してマッピングされる。 - 特許庁
The PHY circuit 52 uses the clock signal CL2 to detect a data packet from a root complex device 2 in the L1 state.例文帳に追加
ＰＨＹ回路５２は、Ｌ１ステートにおいて、クロック信号ＣＬ２を用いてルートコンプレックスデバイス２からのデータパケットを検出する。 - 特許庁
To accurately count the number of transmission/reception cells on a utopia level 2 bus for each PHY.例文帳に追加
ユートピア レベル２ バス上の送受信セル数を、ＰＨＹ毎に正確にカウントすることを可能とする。 - 特許庁
A frame 101 from a client 3(1) is transmitted to a transit time fixing apparatus 2 via a PHY 22(1) that is a port.例文帳に追加
クライアント３（１）からのフレーム１０１は、ポートであるＰＨＹ２２（１）を通じて通過時間固定装置２に送信される。 - 特許庁
A cell counter 14 counts the ATM cells at every PHY layer function part 2 stored in the cell buffer memory 12 as the number of stand-by cells.例文帳に追加
セルカウンタ１４は、セルバッファメモリ１２に格納された各ＰＨＹレイヤ機能部２毎のＡＴＭセルを待機セル数としてカウントする。 - 特許庁
A self buffer memory 12 stores the ATM cell switched by an ATM switching function part 11 at every PHY layer function part 2.例文帳に追加
セルバッファメモリ１２は、ＡＴＭスイッチング機能部１１によりスイッチングされたＡＴＭセルを、各ＰＨＹレイヤ機能部２毎に格納する。 - 特許庁
The receiver 2 has an ACK transmitting part 24 which transmits ACK to PHY which receives data which becomes an opportunity for transmitting ACK.例文帳に追加
受信機２は、ＡＣＫを送信する契機となったデータを受信したＰＨＹにＡＣＫを送信するＡＣＫ送信部２４を有する。 - 特許庁
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「phy-2」の部分一致の例文検索結果
該当件数 : 27件
To provide a cell transmission control circuit having a simple configuration, that can prevent ATM cell abort, in a system employing a UTOPIA(universal test and operations PHY interface for ATM) level 2 bus.例文帳に追加
ＵＴＯＰＩＡレベル２バスを使用したシステムにおいて、ＡＴＭセル廃棄を防止し得る簡単な構成のセル送信制御回路を得る。 - 特許庁
A UTOPIA control circuit 110 transmits and receives cells to and from a selected PHY layer device according to the regulations of a UTOPIA level 2.例文帳に追加
ＵＴＯＰＩＡ制御回路１１０は、ＵＴＯＰＩＡレベル２の規定により、選択されたＰＨＹレイヤデバイスとセルの送受信をする。 - 特許庁
Each of the communication control units 2, 4 has a PHY processing unit 5a, 5b for performing processing of a packet physical layer and a MAC processing unit 6a, 6b for performing processing of a packet MAC layer.例文帳に追加
通信制御部２及び４は、それぞれ、パケットの物理層の処理を行うＰＨＹ処理部５ａ及び５ｂと、パケットのＭＡＣ層の処理を行うＭＡＣ処理部６ａ及び６ｂとを備える。 - 特許庁
To transmit data to a plurality of physical layer protocols PHY having a UTOPIA 1 interface from an ATM layer chip with a universe test and operation physical layer interface for ATM UTOPIA level 2 interface.例文帳に追加
ＵＴＯＰＩＡレベル２インタフェースを有する１つのＡＴＭレイヤｃｈｉｐより、ＵＴＯＰＩＡレベル１インタフェースを有する複数のＰＨＹに対しデータの送信を可能とする。 - 特許庁
A PHY part 11 detects a fault in a physical layer, and an LF/RF detecting part 12 changes a port status table 21 to be referred to by a layer 2 switch 30 based upon a status of fault occurrence.例文帳に追加
ＰＨＹ部１１は物理層での障害検出を行い、ＬＦ／ＲＦ検出部１２は、障害発生の状態に基づきレイヤ２スイッチ３０が参照するポート状態テーブル２１を変更する。 - 特許庁
A PHY device 2 controls the output of the payload data to an RDAT based on the FIFO information to be received through the RSTAT and the TDAT.例文帳に追加
ＰＨＹデバイス２は、ＲＳＴＡＴ及びＴＤＡＴを介して受信されるＦＩＦＯ情報に基づいて、ＲＤＡＴへのペイロードデータの出力を制御する。 - 特許庁
To provide a UTOPIA(UNIVERSAL TEST AND OPERATIONS PHY INTERFACE FOR ATM) level 1/level 2 conversion system and its conver sion circuit in ATM multiplexer, which can reduce the circuit area considerably and simplify circuits.例文帳に追加
大幅な回路面積削減および回路の簡素化ができるＡＴＭ多重装置におけるＵＴＯＰＩＡレベル１／レベル２変換システムおよびその変換回路を提供する。 - 特許庁
When a switch SW2 is turned on by off-hooking during power feeding stop period, the electric charges accumulated in the capacitor 14b operate a PHY peripheral circuit 13, to establish a link to the power feeding hub 2.例文帳に追加
給電停止期間中のオフフックによりスイッチＳＷ２がオンになると、コンデンサ１４ｂに蓄積された電荷によりＰＨＹ周辺回路１３を動作させ、給電ハブ２との間のリンクを確立する。 - 特許庁
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