test time reductionとは 意味・読み方・使い方

To provide a semiconductor memory in which obtaining a redundant relieving address and interference test between adjacent memory cells can be performed in one kind of an IO reduction test, and which can contribute to reduction of the chip size, shortening of the test time, and reduction of the unit cost.例文帳に追加

１種のＩＯ縮約テストで、冗長救済アドレス取得と隣接するメモリセル間の干渉試験を可能とし、チップサイズの縮小、テスト時間および原価低減に寄与することができる半導体記憶装置を提供する。 - 特許庁

To realize reduction of chip area, shortening of a test time, and reduction of a cost by a method for an embeded self-test of a memory by which a defective bit can be detected, analyzed, and restored.例文帳に追加

欠陥ビットの検知、分析、修復可能な埋込型メモリーセルフテスト方法により、チップ面積の縮小化、テスト時間の短縮化、コスト削減を実現する。 - 特許庁

To provide a semiconductor storage device contributing to an improvement in yield in addition to a reduction in test time.例文帳に追加

テスト時間の短縮に加えて歩留まりの向上に寄与する半導体記憶装置を提供する。 - 特許庁

To provide a shorter test time and a reduction of a circuit area in a comparator test circuit and a semiconductor integrated circuit for testing a plurality of comparators.例文帳に追加

複数のコンパレータをテスト対象とするコンパレータテスト回路及び半導体集積回路において、テスト時間の短縮と回路面積の縮小を提供する。 - 特許庁

To provide a reducing valve having a bypass mechanism capable of suppressing a pressure reduction function at the time of a pressure proof test, and of guaranteeing to operate a normal pressure reduction function after the pressure proof test.例文帳に追加

耐圧試験時に減圧機能を抑制することができるバイパス機構を有し、耐圧試験後において、正常な減圧機能動作を保証することができる減圧弁を提供すること。 - 特許庁

To provide a semiconductor storage device capable of performing a tRCD test adapted to the reduction in time between command inputs even when the test employs a memory testing apparatus inoperable for a high speed clock.例文帳に追加

高速なクロックで動作できないメモリ試験装置を用いる場合でも、短縮化に対応したｔＲＣＤ試験を可能にする半導体記憶装置を提供する。 - 特許庁

To provide a pile driver equipped with a dynamic load test device capable of performing a load test within a short time and improving efficiency as well as the reduction of a cost by using a function of a pile driver body.例文帳に追加

杭打ち機本体の機能の利用により、載荷試験を短時間に行い、能率向上とコストダウンを図った動的載荷試験装置を備えた杭打ち機の提供。 - 特許庁

To attain suppression of expansion of circuit scale, reduction of a test time, and reduction of the number of pin terminals when testing the propriety of a connection between semiconductor chips including through-electrodes.例文帳に追加

貫通電極を備える半導体チップ間の接続の良否をテストするにあたり、回路規模の拡大の抑制、テスト時間の短縮、および、ピン端子数の削減を図る。 - 特許庁