two-level memoryとは 意味・読み方・使い方

This memory module including semiconductor memory chip is provided with a reference voltage generation circuit for generating a reference voltage to decide a High level and a Low level of one two signals in one of two pads installed in a semiconductor memory chip to which complementary two signals to determine the timing of data transfer are input/output.例文帳に追加

半導体記憶チップを含むメモリモジュールが、データ転送のタイミングを決める互いに相補的な２つの信号が入出力される半導体記憶チップが有する２つのパッドのうち一方のパッドに、２つの信号のうち一方の信号のＨｉｇｈレベルとＬｏｗレベルとを判定する基準電圧を生成して２つの信号のうち他方の信号に換えて印加する基準電圧生成回路を有する。 - 特許庁

To reduce hardware cost, improve bus and memory use efficiency and reduce power consumption in a multi-processor system having level-one and level-two caches different in line size.例文帳に追加

異なるラインサイズの１次及び２次キャッシュを備えるマルチプロセッサシステムにおいて、ハードウェアコストを低減し、且つバスとメモリの利用効率を向上させ、消費電力を低減する。 - 特許庁

At refill permission execution level holding parts 4 and 5, whether or not two ways 32 and 33 of a set associative cache memory are allowed to be refilled is set corresponding to the execution level values of the programs.例文帳に追加

２個のウェイ２、３を持つセットアソシアティブキャッシュメモリの各ウェイ２、３に対して、リフィルを許可するか否かを、プログラムの実行レベル値に応じて設定するリフィル許可実行レベル保持部４、５を設ける。 - 特許庁

The ferroelectric memory device comprises a reference potential generation circuit in a system which generates the reference potential by averaging the potential read from two ferroelectric capacitors CD00 and CD20 for reference memory cells storing high-level data and two ferroelectric capacitors CD10 and CD30 for reference memory cells storing low-level data, for example.例文帳に追加

強誘電体メモリ装置は、例えば、ハイレベルのデータを記憶した２個のリファレンスメモリセル用強誘電体キャパシタＣＤ００、ＣＤ２０と、ローレベルのデータを記憶した２個のリファレンスメモリセル用強誘電体キャパシタＣＤ１０とＣＤ３０から読み出された各電位を平均化して、基準電位を生成する方式のリファレンス電位発生回路を有する。 - 特許庁

A computer cache memory having at least two levels includes associativity sets allocated to congruence groups, each congruence group having multiple associativity sets (preferably two) in the higher level cache and multiple associativity sets (preferably three) in the lower level cache.例文帳に追加

少なくとも２つのレベルを有するコンピュータ・キャッシュ・メモリが、一致グループに割り振られた連想セットを含み、各一致グループは、高レベル・キャッシュにおいて複数の（望ましくは、２つの）連想セットを有し、低レベル・キャッシュにおいて複数の（望ましくは、３つの）連想セットを有する。 - 特許庁

When driving one of two memory cell blocks 34, the memory cell block 34 of a driving object is made a conducting state by an SG high withstand pressure level shifter 44 and an SG transfer gate 46, and even if a wordline 36 of two memory cell blocks which adjoin mutually is activated by a pair of wordline transfer gates 42, only the memory cell block 34 of the drive object is driven.例文帳に追加

２個のメモリセルブロック３４のうち一方を駆動する場合、駆動対象のメモリセルブロック３４がＳＧ高耐圧レベルシフタ４４及びＳＧトランスファーゲート４６により導通状態とされ、互いに隣り合う２個のメモリセルブロックのワード線３６が一対のワード線トランスファーゲート４２によって活性化されても、駆動対象のメモリセルブロック３４のみが駆動される。 - 特許庁

The semiconductor device has a memory cell MC that stores data as a result of a state of a variable resistance included in the memory cell becoming either a first high resistance state or a first low resistance state, and has two storage modes of a first mode and a second mode depending on a level of a resistance value of the memory cell.例文帳に追加

メモリセルに含まれる可変抵抗の状態が第１の高抵抗状態及び第１の低抵抗状態のいずれかになることによりデータを記憶するメモリセルＭＣを含み、メモリセルの抵抗値の大きさにより第１モードと第２モードとの２つの記憶モードをもつ半導体装置。 - 特許庁

Only a first level shift circuit LSI out of two kinds of level shift circuits is arranged at a local word drive line driving circuit LWD being near from a memory cell array MCA, a second level shift circuit LS2 is arranged at a global word drive line driving circuit GWD being far from the memory cell array MCA.例文帳に追加

メモリセルアレイＭＣＡから近い、ローカルワードドライブ線駆動回路ＬＷＤには、二種類のレベルシフト回路のうちの第１のレベルシフト回路ＬＳ１のみを配置し、第２のレベルシフト回路ＬＳ２をメモリセルアレイＭＣＡから離れたグローバルワードドライブ線駆動回路ＧＷＤに配置している。 - 特許庁