「"parity check"」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

Synchronous words are detected by using the window signal Sync_-window from in accordance with parity OK signal supplied from a parity check circuit 12 relating to the bit string detected in a PRML Viterbi detector 36 by a synchronous word detector 8 to which the window signal Sync_-window indicating the period of the synchronous word and ID information included in the regenerative signal regenerated from media 14 is supplied.例文帳に追加

メディア１４から再生される再生信号に含まれる同期語及びＩＤ情報の期間を示すウインドウ信号Sync_windowが供給される同期語検出器８により、上記ＰＲＭＬビタビ検出器３６で検出されたビット列について、上記パリティチェック回路１２から供給されるパリティＯＫ信号に基づいて生成されたウインドウ信号Sync_windowを用いて、同期語を検出する。 - 特許庁

The serial/parallel conversion circuit 111 of a 1 side 11 restores the serial signals s13 to the parallel signals s14, parity signals p11 and the timing signals t10 and a parity check circuit 112 checks the parallel signals s14 by the parity signals p11, outputs s15 them to a state holding circuit 113 as state signals to be held when they are normal and clears holding data when they are abnormal.例文帳に追加

１ｓｉｄｅ１１のシリアルパラレル変換回路１１１は、シリアル信号ｓ１３をパラレル信号ｓ１４、パリティ信号ｐ１１、タイミング信号ｔ１０を復元し、パリティチェック回路１１２はパラレル信号ｓ１４をパリティ信号ｐ１１でチェックし正常であれば状態保持回路１１３に状態信号として出力ｓ１５して保持し、異常であれば保持データをクリアする。 - 特許庁

Each of a plurality of block row processing sections 23, 24, 25 uses a pseudo logarithmic likelihood ratios by N columns in a pseudo logarithmic likelihood ratio storage section 22 to apply row processing to N sets of input signals on the basis of a corresponding block included in a parity check matrix and updates external value logarithmic ratios by N columns as to the corresponding block.例文帳に追加

複数個のブロック行処理部２３，２４，２５は、各々が、パリティ検査行列に含まれる対応するブロックに基づいて、擬似対数尤度比記憶部２２内のＮ列分の擬似対数尤度比を用いて、Ｎ個の入力信号の行処理を行なって、対応するブロックについてのＮ列分の外部値対数比を更新する。 - 特許庁

To provide an error correction processing apparatus and an error correction processing method capable of improving an error correction rate by combining both characteristics of an LDPC (Low Density Parity Check) code and an error correction code when performing correction processing of an information bit string provided with an error correction code at the outside of the LDPC code.例文帳に追加

この発明は、ＬＤＰＣ符号の外側に誤り訂正符号を備えた情報ビット列に誤り訂正処理を施す際、ＬＤＰＣ符号と誤り訂正符号との双方の特徴を組み合わせて誤り訂正率を向上させるようにした誤り訂正処理装置及び誤り訂正処理方法を提供することを目的としている。 - 特許庁

A code word 11 for goniometry shown by the slits arranged to the disk along the peripheral direction thereof includes a code word 18 for angle data comprising seven angle data bits 12 showing angle data, eight inspection bits 14 detecting the reading error of the angle data bits to correct the same, and one parity check bit 16 further detecting the reading error.例文帳に追加

ディスクの周方向に沿って配置されたスリットにより表わされる測角用符号語１１は、角度情報を表わす７ビットの角度情報ビット１２、角度情報ビットの読み誤りを検出して訂正する８ビットの検査ビット１４、及び、さらに読み誤りを検出する１ビットのパリティチェックビット１６からなる角度情報用符号語１８を含む。 - 特許庁

In order to output a message made into configured low-density parity check (LDPC) code, an input message is coded by an encoder 203, the coded message is modulated by a modulator 205 according to a higher-order modulation scheme, and the modulated signal is transmitted via a satellite (111).例文帳に追加

構成された低密度パリティチェック（ＬＤＰＣ）コード化されたメッセージを出力するために入力メッセージをエンコーダ２０３ によってコード化し、高次の変調方式にしたがってコード化されたメッセージを変調器２０５ によって変調し、変調された信号を衛星（１１１ ）を介して送信する。 - 特許庁

The decoder 5 decodes reception data according to a sum-product decoding technique and uses a decoding processing section 7 for performing decoding processing in the sum-product decoding technique in accordance with a low-density parity-check matrix, wherein the decoding processing section 7 uses a plurality of check matrices in a linear subordinate relation, to perform decoding processing on the reception data.例文帳に追加

受信データをsum-product復号法によって復号する復号器５であって、sum-product復号法における復号処理を、低密度パリティ検査行列に従って行う復号処理部７を備え、前記復号処理部７は、線形従属な関係にある複数の検査行列を用いて、前記受信データに対する復号処理を行う。 - 特許庁

An input signal 100s is processed by a generating polynomial dividing circuit 101, a decoding parity check converting circuit 103, an adding circuit 104, and a majority decision logic deciding circuit 105 and further the outputs from the adding circuit 104 and majority decision logic deciding circuit 105 and an input mode signal 113s are processed by an error correction completion signal generating circuit 109 to generate an error correction completion signal 109s.例文帳に追加

入力信号１００ｓを生成多項式除算回路１０１、復号パリティチェック変換回路１０３、加算回路１０４、多数決論理判定回路１０５で処理し、更に加算回路と多数決論理判定回路からの出力と入力モード信号１１３ｓとを誤り訂正完了信号発生回路１０９で処理して誤り訂正完了信号１０９ｓを生成する。 - 特許庁

The decoding device 30 performs belief propagation (BP) using a parity check matrix which is sorted according to the belief level of a received word and diagonalized in the order to update the belief level and repeats the operation for the updated value, and the succeeding number of quantized bits belief is made smaller than the number of quantized bits of belief of the received word.例文帳に追加

受信語の信頼度の大きさに従いソートし、その順番に対角化されたパリティ検査行列を用いて、信頼性伝播（Ｂｅｌｉｅｆ ｐｒｏｐａｇａｔｉｏｎ：ＢＰ）を行って信頼度を更新し、その更新された値に対して、再び上記動作を繰り返す復号装置３０であって、受信語の信頼性の量子化ビット数と比較して、それ以降の信頼性の量子化ビット数を少なくする。 - 特許庁

The apparatus includes at least one index generator for generating row indexes of "1"s, which indicate row positions of the "1"s in each column of the parity check matrix, wherein the index generator is implemented by utilizing a modular shift register generator that generates a row index of a "1" at each clock.例文帳に追加

パリティチェック行列のそれぞれの列ごとに、要素が１である行のインデックスを表す要素１行インデックスを生成する一つ以上のインデックス生成部を備え、インデックス生成部は、一つのクロックごとに、一つの要素１行インデックスを生成するモジュラーシフトレジスタ生成器を利用して具現されることを特徴とするパリティチェック行列の生成装置である。 - 特許庁

The low-density parity-check code decoder includes: a decoding processing means for carrying out decoding processing; a priority information holding means for holding priority information given in each of the decoding blocks; and a processing decoding block determining means for determining a decoding block whose decoding processing means performs decoding processing on the basis of priority information given to the plurality of decoding blocks to be served to decoding processing.例文帳に追加

そして、復号処理を実行する復号処理手段と、上記各復号ブロック毎に付与された優先度情報を保持する優先度情報保持手段と、復号処理に供する複数の復号ブロックに付与された優先度情報に基づき、上記復号処理手段が復号処理する復号ブロックを決定する処理復号ブロック決定手段とを有することを特徴とする。 - 特許庁

At the time of writing data, the exclusive OR of the parity code of input data and the monitor pattern related to the memory address is written in the memory as the bit for check and at the time of reading data, the exclusive OR of the check bit read out of the memory and the collate pattern related to the memory address is used as the parity bit for performing the parity check.例文帳に追加

データ書き込み時に入力データのパリティ符号とメモリアドレスに関連する監視パターンとの排他的論理和を監査用ビットとしてメモリに書き込み、データ読み出し時にメモリから読み出した検査ビットとモリアドレスに関連する照合パターンとの排他的論理和をパリティビットとしてパリティ検査を行う。 - 特許庁

Here, the sending part 10 includes a parity adding part 12 for adding testing information (parity bits) to be used for testing an error of the image data to the unused bits of the serial data, and the receiving part 20 includes a parity check part 22 for using the testing information added to the unused bits of the received serial data to test the error of the image data.例文帳に追加

ここで、送信部１０は、画像データのエラーを検査するために用いられる検査情報（パリティビット）を、シリアルデータの未使用ビットに付加するパリティ付加部１２を備えており、受信部２０は、受信したシリアルデータの未使用ビットに付加されている検査情報を用いて画像データのエラーを検査するパリティチェック部２２を備える。 - 特許庁

The safety elevator, the operation of which is controlled by executing a control program loaded by CPU 14 from a memory unit to RAM 20, comprises a detection circuit that detects a memory error in RAM 20 (a parity bit generating circuit 16 and a parity check circuit 17) and a log storing circuit 19 that records that a memory error has occurred and corrects the memory error by data stored in the memory unit when the memory error has occurred.例文帳に追加

ＣＰＵ１４を用いて記憶部からＲＡＭ２０へロードされた制御プログラムを実行することで運転制御される安全エレベータにおいて、ＲＡＭ２０のメモリ・エラーを検出する検出回路（パリティビット生成回路１６，パリティチェック回路１７）と、メモリ・エラーが発生したことを記録するログ保存回路１９と、を備え、メモリ・エラーが発生した場合、記憶部に格納されたデータによりメモリ・エラーの訂正を行う。 - 特許庁