「チップセレクト」に関連した英語例文の一覧と使い方

ファームウェアの転送時、ＣＰＵ３はフラッシュメモリチップセレクト出力１１が共有メモリチップセレクト切替回路１４の出力、共有メモリチップセレクト出力１０がフラッシュメモリチップセレクト切替回路１５の出力となるようにチップセレクト設定出力１２を設定する。例文帳に追加

A CPU 3 sets a chip select setting output 12 so as to make a flash memory chip select output 11 to be an output of a shared memory chip select switching circuit 14 and so as to make a shared memory chip select output 10 to be an output of a flash memory chip select switching circuit 15 in transferring the firmware. - 特許庁

ＣＰＵは、上記の結果より得た情報を基に、８Ｍｂｉｔ１個のメモリ構成の場合は、チップセレクト切り替え回路に第１のチップセレクト信号の有効な範囲を変更する制御を行い、第２のチップセレクト信号には無効となる制御を行う。例文帳に追加

The CPU performs control to change the valid range of the first chip selection signal to the chip selection switching circuit and performs control, to invalidate to the second chip selection signal in the case of the memory structure with one 8Mbit. - 特許庁

端子ＣＳＢには、選択状態とするためのチップセレクト信号が与えられる。例文帳に追加

The terminal CSB is supplied with a chip select signal for making the terminal selected. - 特許庁

実施形態によれば、セレクタは、タイミング検出器とチップセレクト生成器とを具備する。例文帳に追加

In accordance with one embodiment, this selector includes a timing detector and a chip select generator. - 特許庁

第ｊのチップセレクト指定レジスタで指定されたチップセレクト信号がアクティブで、第ｊのデータ記憶部に対するアクセスであると判別されたとき、アクセスが許可される。例文帳に追加

When the chip selection signal designated by the jth chip selection designation signal is active and when it is judged that the access is the access to the jth data storage part, the access is permitted. - 特許庁

NOR Flash１３およびＨＤＤ１４の一方は、スイッチ５０を介して、ＣＰＵ１１のチップセレクト信号線（以下、チップセレクトという）に選択的に接続される。例文帳に追加

Either the NOR flash memory 13 or the HDD 14 is selectively connected to a chip select signal line (chip select hereafter) of the CPU 11 via a switch 50. - 特許庁

あるいは、チップセレクト信号がアクティブにされた時点からの時間が、予め定められた時間を超えたときに、当該デバイスのチップセレクト信号を強制的にインアクティブとする。例文帳に追加

Alternatively, at the time when the elapsed time from the instant when a chip select signal has been made active exceeds a predetermined time, the chip select signal of the device is forcibly made inactive. - 特許庁

入力バッファ回路１１ｂ，１１ｃはそれぞれクロック信号ＣＬＫ、チップセレクト信号ＣＳＢを入力し、それぞれに同期した内部クロック信号ＩＣＬＫ、内部チップセレクト信号ＩＣＳＢを出力する。例文帳に追加

The input buffer circuits 11b, 11c input respectively a clock signal CLK and a chip select signal CSB to output respectively an internal clock signal ICLK and an internal chip select signal ICSB which are synchronized with each other. - 特許庁

メモリモジュールは、第１のチップセレクト信号入力端子と、第２のチップセレクト信号入力端子と、第１の入出力端子と、第２の入出力端子とを備える。例文帳に追加

The memory module includes a first chip selection signal input terminal, a second chip selection signal input terminal, a first input/output terminal, a second input/output terminal. - 特許庁

機能ブロックは機能ブロックが制御するサブ基板へチップセレクト信号を出力し、チップセレクト信号によってサブ基板の動作が許可され、サブ基板から機能ブロックへデータ信号が出力される。例文帳に追加

The function block outputs a chip select signal to a sub-substrate controlled by the function block, operation of the sub-substrate is permitted by the chip select signal and a data signal is output from the sub-substrate to the function block. - 特許庁

第一メモリチップ１０３ａのコントロール、アドレスまたはデータパッド１１３ａが、矩形の一辺に沿って一列に配置された第一ステッチ１０９にワイヤボンディングされ、チップセレクトパッド１２１ａおよびチップセレクトパッド１２１ｂは、チップセレクトパッド１２１ａの側の隣接辺に沿って一列に配置された第二ステッチ１１１にワイヤボンディングされる。例文帳に追加

The control, address, or data pad 113a of the first memory chip 103a is wire-bonded to a first stitch 109 arranged in a line along one rectangular side; and a chip select pad 121a and a chip select pad 121b are wire-bonded to a second stitch 111 arranged in a line along an adjacent side at the side of the chip select pad 121a. - 特許庁

チップセレクトごとにＯＤＴ（On Die Termination）を制御する機能を備えたＤＤＲ（Double Data Rate）メモリシステムであって、メモリコントローラと、メモリコントローラに接続された、第１のデータバス及び第２のデータバスと、第１のデータバスに接続された第１のチップセレクトと、第１データバス及び前記第２のデータバスに接続された第２のチップセレクトと、を備えている。例文帳に追加

The DDR (double data rate) memory system is provided with a function for controlling ODT (on die termination) for each chip select, and is further provided with a memory controller, a first data bus and a second data bus connected to the memory controller, a first chip select connected to the first data bus, and a second chip select connected to the first data bus and the second data bus. - 特許庁