「BLj」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The read bit line BLj is arranged on the laminated plurality of MTJ elements.例文帳に追加

読み出しビット線ＢＬｊは、積み重ねられた複数のＭＴＪ素子上に配置される。 - 特許庁

The read bit lines BLj are arranged on the stacked plural MTJ elements.例文帳に追加

読み出しビット線ＢＬｊは、積み重ねられた複数のＭＴＪ素子上に配置される。 - 特許庁

A discharge transistor DTj is connected to a plurality of bit lines BLj.例文帳に追加

複数のビット線ＢＬｊにディスチャージ用トランジスタＤＴｊを接続する。 - 特許庁

After a bit line BLj is set to a power supply potential, a predetermined bit line BLj is selected to be set to a precharge potential (ground potential).例文帳に追加

そして、ビット線ＢＬｊを電源電位に設定した後、所定のビット線ＢＬｊを選択し、当該ビット線ＢＬｊをプリチャージ電位（接地電位）にする。 - 特許庁

Voltage of the bit lines BLj, /BLj is amplified to a normal logic level by a sense amplifier 30j, and outputted to data lines DLi, /DLj through a transfer gate 40.例文帳に追加

ビット線ＢＬｊ，／ＢＬｊの電圧は、センスアンプ３０_ｊで通常の論理レベルに増幅され、転送ゲート４０を介してデータ線ＤＬｉ，／ＤＬｊに出力される。 - 特許庁

Thereby, the bit line BLj (or /BLj) corresponding to a 'L' level is connected to ground voltage GND through an acceleration circuit AC in the memory cells 11_i,_j, read-out speed is accelerated.例文帳に追加

これにより、メモリセル１１_i,j 中の加速回路ＡＣを介して“Ｌ”レベルに対応するビット線ＢＬｊ（または、／ＢＬｊ）が接地電圧ＧＮＤに接続され、読み出し速度が加速される。 - 特許庁

A data write current for applying a data write magnetic field along an axis of easy magnetization to the selected memory cell is supplied to bit lines BLj and /BLj corresponding to a selected column.例文帳に追加

選択列に対応するビット線ＢＬｊ，／ＢＬｊには、磁化容易軸に沿ったデータ書込磁界を選択メモリセルに印加するためのデータ書込電流が供給される。 - 特許庁

During data write, supply of the data write current of the write word line WWWLi is started earlier than that of the bit lines BLj and /BLj.例文帳に追加

データ書込時には、ライトワード線ＷＷＬｉのデータ書込電流は、ビット線ＢＬｊ，／ＢＬｊのデータ書込電流よりも早く供給が開始される。 - 特許庁

When read-out is performed and a memory cell of an odd number row is selected, a selector SELj selects the bit line BLj_O, grounds the bit line BLj_E, and makes the bit line BLk_E function as a shield line.例文帳に追加

読み出し時、奇数行のメモリセルが選択される時は、セレクタＳＥＬｊは、ビット線ＢＬｊ_Oを選択し、ビット線ＢＬｊ_Eを接地し、ビット線ＢＬｋ_Eをシールド線として機能させる。 - 特許庁

On the contrary, a memory cell of an even number row is selected, a selector SELj selects the bit line BLj_E, grounds the bit line BLj_O, and makes the bit line BLk_O function as a shield line.例文帳に追加

これに対して、偶数行のメモリセルが選択される時は、セレクタＳＥＬｊは、ビット線ＢＬｊ_Eを選択し、ビット線ＢＬｊ_Oを接地し、ビット線ＢＬｋ_Oをシールド線として機能させる。 - 特許庁

At the time of read-out of data, a pseudo ground line VGj provided corresponding to a pair of bit lines BLj, /BLj of memory cells 11_i,_j to be read out is connected to ground voltage GND through a transistor 31_j.例文帳に追加

データ読み出し時には、読み出し対象のメモリセル１１_i,j のビット線対ＢＬｊ，／ＢＬｊに対応して設けられた疑似グランド線ＶＧｊが、トランジスタ３１_ｊを介して接地電圧ＧＮＤに接続される。 - 特許庁

At the time of write-in time of data, a pseudo ground line VGj provided corresponding to the pair of bit lines BLj, /BLj to be written is connected to power source voltage VDD through a transistor 33_j.例文帳に追加

データ書き込み時には、書き込み対象のビット線対ＢＬｊ，／ＢＬｊに対応する疑似グランド線ＶＧｊが、トランジスタ３３_ｊを介して電源電圧ＶＤＤに接続される。 - 特許庁

The current voltage conversion circuit 20 is constituted so as to include a variable load resistor which is connected to the memory cell MC through a bit line BLj.例文帳に追加

電流電圧変換回路２０はメモリセルＭＣにビット線ＢＬｊを介して接続された可変負荷抵抗を含んで構成される。 - 特許庁

The blocks BLjn have a plurality of MTJ elements 12 connected in series and in parallel between the read bit line BLj and a ground terminal.例文帳に追加

ブロックＢＬｊｎは、読み出しビット線ＢＬｊと接地端子との間に接続される直並列接続される複数のＭＴＪ素子１２を有する。 - 特許庁

The block BKjn has a plurality of MTJ elements 12 which are connected in series with parts between the read bit lines BLj and a ground terminal.例文帳に追加

ブロックＢＫｊｎは、読み出しビット線ＢＬｊと接地端子との間に接続される直列接続される複数のＭＴＪ素子１２を有する。 - 特許庁

With such constitution, the write data signals are directly output to the readout bit line pairs RBL, RBLB from the pull-up circuit 100, even if potential differences of signals output to the readout bit line pairs RBL, RBLB from selected bit line pairs BLj, BLBj are not sufficient, by a lag between drive timing of wordlines WLi and selection timing of the bit line pairs BLj, BLBj by selection signals RYj.例文帳に追加

これにより、ワード線ＷＬｉの駆動タイミングと選択信号ＲＹｊによるビット線対ＢＬｊ，ＢＬＢｊの選択タイミングのずれによって、選択されたビット線対ＢＬｊ，ＢＬＢｊから読み出しビット線対ＲＢＬ，ＲＢＬＢに出力される信号の電位差が十分でなくても、プルアップ回路１００から読み出しビット線対ＲＢＬ，ＲＢＬＢに書き込みデータ信号が直接出力される。 - 特許庁

Then, by selecting a predetermined word line WLi, a change in the potential of the selected bit line BLj is read and detected at a reading circuit RC to judge data of "0" or "1".例文帳に追加

その後、所定のワード線ＷＬｉを選択することで選択されたビット線ＢＬｊの電位の変化を読み出し回路ＲＣで検出し、「０」もしくは「１」のデータを判定する。 - 特許庁

Therefore, electric potential of the bit lines BLj at a standby state is changed from a power potential (VDD) to the ground potential (GND) by the source potential (GND) of the discharge transistor DTj, and kept to the GND.例文帳に追加

従って、スタンバイ状態でのビット線ＢＬｊの電位は、ディスチャージ用トランジスタＤＴｊのソース電位（ＧＮＤ）によって電源電位（ＶＤＤ）から接地電位（ＧＮＤ）へと変化し、ＧＮＤに維持される。 - 特許庁

After a specific word line WLi is selected by an address signal ADR and the stored contents of each memory cells 1i,j (i=1 to n) are inputted to a sense amplifier 3j through each bit line BLj, a sense start signal SLB is made 'L'.例文帳に追加

アドレス信号ＡＤＲで特定のワード線ＷＬｉが選択され、各メモリセル１_ｉ，ｊ（ｊ＝１〜ｎ）の記憶内容が各ビット線ＢＬｊを通してセンスアンプ３_ｊに入力された後、センス開始信号ＳＬＢが“Ｌ”になる。 - 特許庁

In this case, more N type MOS transistors are used as compared with before, the programming operation can be performed without controlling the voltage level of the counter electrode of the anti-fuse element since only voltage levels of word line WLi and bit line BLj are controlled and the counter electrode (second electrode) of the anti-fuse element AF is grounded.例文帳に追加

この場合、従来よりもＮ型ＭＯＳトランジスタが多いが、ワード線ＷＬｉ、ビット線ＢＬｊの電圧レベルだけを制御して、アンチヒューズ素子ＡＦの対極（第２極）は接地されているため、アンチヒューズ素子ＡＦの対極の電圧レベルを制御することなく、プログラム動作を実行することができる。 - 特許庁

This device is provided with a bit line selecting circuit 5 including plural first transistors QCj selecting each of plural bit lines BLj in accordance with plural column selecting signals Cj generated based on an address signal, a bit line charging circuit 9 including plural second transistors QCNj charging each of plural bit lines, and a bit line ground circuit 12 including plural third transistors QNRj connecting each of plural bit lines to a ground potential.例文帳に追加

アドレス信号に基づき生成された複数の列選択信号Ｃｊに応じて複数のビット線ＢＬｊの各々を選択する複数の第１トランジスタＱＣｊを含むビット線選択回路５と、複数のビット線の各々を充電する複数の第２トランジスタＱＣＮｊを含むビット線充電回路９と、複数のビット線の各々を接地電位に接続する複数の第３トランジスタＱＮＲｊを含むビット線接地回路１２とを備えた。 - 特許庁