「DDR Memory」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

DDR MEMORY SYSTEM PROVIDED WITH ODT CONTROL FUNCTION例文帳に追加

ＯＤＴ制御機能を備えたＤＤＲメモリシステム - 特許庁

DDR MEMORY SYSTEM WITH ODT CONTROL FUNCTION例文帳に追加

ＯＤＴ制御機能を備えたＤＤＲメモリシステム - 特許庁

DATA OUTPUT CIRCUIT FOR SDR/DDR SEMICONDUCTOR MEMORY DEVICE例文帳に追加

ＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路 - 特許庁

DDR SDRAM (double data rate SDRAM) is synchronous dynamic RAM that can theoretically improve memory clock speed to at least 200 MHz. 例文帳に追加

DDR SDRAM（倍データレートSDRAM）は同期式動的RAMであり、メモリのクロック速度を理論的には少なくとも200 MHzまで改良できる。 - コンピューター用語辞典

SUPPRESSING POWER SUPPLY NOISE USING DATA SCRAMBLING IN DDR DOUBLE DATA RATE MEMORY SYSTEM例文帳に追加

ＤＤＲメモリーシステムにおいてデータの攪拌を用いる電源雑音の低減 - 特許庁

There is provided a memory control device being characterized in that data is taken in a memory system holding a DDR-SDRAM as a memory means by a clock different from DQS being the data strobe signal.例文帳に追加

DDR-SDRAMを記憶手段として保持するメモリシステムに対し、データストローブ信号であるDQSとは別のクロックにてデータを取り込むことを特徴とするメモリ制御装置が提供される。 - 特許庁

The electronic equipment device 1 includes: a DDR memory 2; a control IC 3 for controlling the writing/reading of data to the DDR memory 2; and a voltage output circuit 4 for setting a reference Vref-ddr in the DDR memory 2 and a reference voltage Vref-ic in the controller IC 3.例文帳に追加

電子機器装置１は、ＤＤＲメモリ２と、ＤＤＲメモリ２に対するデータの書込み／読出しを制御するコントロールＩＣ３と、ＤＤＲメモリ２における基準電圧Ｖｒｅｆ−ｄｄｒ及びコントロールＩＣ３における基準電圧Ｖｒｅｆ−ｉｃを設定する電圧出力回路４とを備える。 - 特許庁

COMPACT PACKET SWITCHING NODE STORAGE ARCHITECTURE EMPLOYING DDR SDRAM AND METHOD FOR ACCESSING MEMORY例文帳に追加

ＤＤＲＳＤＲＡＭを用いた小型パケット交換ノード記憶装置およびメモリへのアクセス方法 - 特許庁

This information processing circuit is provided with a memory control LSI 1 and a DDR-SDRAM 2.例文帳に追加

情報処理回路は、メモリ制御ＬＳＩ１とＤＤＲ−ＳＤＲＡＭ２とを備える。 - 特許庁

NONVOLATILE MEMORY DEVICE FOR PERFORMING DDR OPERATION WHEN OUTPUTTING DATA, AND DATA OUTPUT METHOD例文帳に追加

データ出力時にＤＤＲ動作を行う不揮発性メモリ装置及びデータ出力方法 - 特許庁

To provide a DDR synchronous memory device capable of adjusting the impedance of a data output driver.例文帳に追加

データ出力ドライバのインピーダンスを調整できるＤＤＲ同期式メモリ装置を提供する。 - 特許庁

To make high performance and low power consumption compatible by using a memory element of a DDR type.例文帳に追加

ＤＤＲタイプのメモリ素子を使用して、高いパフォーマンスと低消費電力化を両立する。 - 特許庁

A DDR memory controller 10 includes a clock control circuit 20 and a strobe delay circuit 40.例文帳に追加

ＤＤＲメモリコントローラ１０は、クロック制御回路２０とストローブ遅延回路４０とを備える。 - 特許庁

To provide a two-chip/single-die packet switching architecture employing a DDR SDRAM as an external memory and a method for accessing a memory.例文帳に追加

ＤＤＲ ＳＤＲＡＭを外部メモリとする２チップ／単一ダイのパケット交換装置およびメモリへのアクセス方法を提供する。 - 特許庁

A DDR memory is constituted of a data input circuit 9 for DDR only, a data input circuit 10 for SDR only, a word line control circuit 21, a bit line control circuit 22, and a memory cell array 23.例文帳に追加

ＤＤＲメモリは、ＤＤＲ専用データ入力回路９、ＳＤＲ専用データ入力回路１０、ワード線制御回路２１、ビット線制御回路２２、及び、メモリセルアレイ２３で構成される。 - 特許庁

The basic test speed is 500 MHz, but this speed can be increased to up to 1 GHz in Double Data Rate Mode (DDR Mode), for at-speed testing of today's faster memory devices. 例文帳に追加

基本的な試験速度は500MHzであるが, 今日のより速い記憶デバイスの速度指向試験用には, DDR(倍速)モードでこの速度を1GHzまで増大させることができる. - コンピューター用語辞典

To easily select an optional part from waveform data of a data strobe signal (DQS) of DDR (Double Data Rate) memory.例文帳に追加

ＤＤＲメモリのＤＱＳの波形データ中から任意の部分を容易に選択できるようにする。 - 特許庁

To make both high performance and low power consumption compatible with each other by using a DDR (Double-Data-Rate) type memory element.例文帳に追加

ＤＤＲタイプのメモリ素子を使用して、高いパフォーマンスと低消費電力化を両立する。 - 特許庁

To transmit/receive large amounts of data by using a DDR memory interface, and to shorten the reading (read) latency, concerning a pseudo DDR memory interface circuit for achieving a high speed interface between signal processing blocks.例文帳に追加

信号処理ブロック間での高速インタフェースを実現する擬似ＤＤＲメモリインタフェース回路に関し、ＤＤＲメモリインタフェースを用い、大量データの送受信を可能にし、かつ読み出し（リード）レイテンシを短縮する。 - 特許庁

A digital multifunctional machine 1 comprises: a FIFO memory 112 serving as a buffer for temporarily storing data DMA (Direct Memory Access)-transferred from a DDR-SDRAM (Double Data Rate Synchronous Dynamic Random Access Memory) 104; and a FIFO memory 114 serving as a buffer for temporarily storing data to be DMA-transferred to the DDR-SDRAM 104.例文帳に追加

デジタル複合機１は、ＤＤＲ−ＳＤＲＡＭ１０４からＤＭＡ転送されてきたデータを一時的に保持するバッファであるＦＩＦＯメモリ１１２と、ＤＤＲ−ＳＤＲＡＭ１０４へＤＭＡ転送するデータを一時的に保持するバッファであるＦＩＦＯメモリ１１４とを備える。 - 特許庁

To provide a semiconductor memory in which DQS glidge resistance is improved and which has DDR constitution being easy to use.例文帳に追加

ＤＱＳグリッジ耐性の向上と使い勝手のよいＤＤＲ構成の半導体記憶装置を提供する。 - 特許庁

To improve further data transfer efficiency of a synchronous type semiconductor memory having a DDR mode.例文帳に追加

ＤＤＲモードを有する同期型半導体記憶装置のデータ転送効率のさらなる向上を目的とする。 - 特許庁

The memory controller 200 makes the mobile DDR 310 and the DDR2 (320) operate with timing which conforms to the upper limit-lower operational frequency of the operational frequencies of the mobile DDR 310 and DDR2 (320).例文帳に追加

メモリコントローラ２００はモバイルＤＤＲ３１０およびＤＤＲ２（３２０）のうち動作周波数の上限が低い方の動作周波数に合わせたタイミングにより動作させる。 - 特許庁

To provide a double data rate(DDR) memory in which a normal memory tester can be used at the time of a test and circuit constitution of a data input circuit is easy.例文帳に追加

テスト時に通常のメモリテスタを使用できるデータ入力回路の回路構成が容易なダブルデータレート（ＤＤＲ）メモリを提供する。 - 特許庁

The two-chip/single-die switching device architecture includes an internal memory storage block on the single-die, an external memory storage interface to a double data rate synchronous dynamic random access memory (DDR SDRAM), an external memory manager, and a packet data transfer engine effecting packet data transfers between an internal memory store and the external DDR SDRAM memory.例文帳に追加

この２チップ／単一ダイの交換装置アーキテクチャは、単一ダイ上の内部記憶装置ブロック、ダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＤＤＲ ＳＤＲＡＭ）への外部記憶装置インタフェース、外部記憶装置マネージャ、及び内部記憶装置と外部ＤＤＲ ＳＤＲＡＭ記憶装置との間でパケット・データの転送を実行するパケット・データ転送エンジンを含む。 - 特許庁

Furthermore, a bus 30 consisting of multiple equal-length wirings is formed on the wiring board 1 in order to connect the DDR memory 20 and memory controller 10.例文帳に追加

また、配線基板１には、ＤＤＲメモリ２０とメモリコントローラ１０とを接続する、複数の等長配線からなるバス３０が形成されている。 - 特許庁

To provide a method for holding compatibility between memory modules in a memory system including both of SDRAM DIMM and DDR- SDRAM DIMM.例文帳に追加

ＳＤＲＡＭ ＤＩＭＭ及びＤＤＲ−ＳＤＲＡＭ ＤＩＭＭの両方を含むメモリ・システムにおいて、メモリ・モジュール間の互換性を保持する方法を提供する。 - 特許庁

To provide a ferroelectric memory comprising a DDR interface which improves data maintainability at instantaneous power interruption, and to provide a memory system.例文帳に追加

電源瞬間停止に対するデータ保全性を向上させることができるＤＤＲインタフェースを有する強誘電体メモリ及びメモリシステムを提供する。 - 特許庁

A memory 300 is composed of a mobile DDR 310 and a DDR2 (320) which have different interfaces and mixed together.例文帳に追加

異なるインターフェースを有するモバイルＤＤＲ３１０およびＤＤＲ２（３２０）が混在してメモリ３００を構成する。 - 特許庁

A clock generation circuit (5) generates an internal clock signal and a memory clock signal to be supplied to the DDR-SDRAM.例文帳に追加

クロック発生回路（５）は、内部クロック信号と前記ＤＤＲ−ＳＤＲＡＭに供給するメモリクロック信号とを発生する。 - 特許庁

A memory controlled by the memory control means is a DDR style synchronous memory for inputting and outputting data in synchronization with a rising edge and a falling edge of the data strobe signal.例文帳に追加

メモリ制御手段によって制御されるメモリは、データストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してデータの入出力を行うＤＤＲ方式の同期型メモリである。 - 特許庁

A memory array part as a DRAM or an SRAM is provided in the package of a memory IC chip as a semiconductor memory device, and in addition to this, a plurality of interface modules corresponding to various memory types such as an SDR, a DDR, a DDR2...a DDR(n), the SRAM, a DPRAM, a FIFO are also provided.例文帳に追加

半導体メモリ装置としてのメモリＩＣチップのパッケージ内に、ＤＲＡＭ又はＳＲＡＭとしてのメモリアレイ部が設けられていることに加え、例えばＳＤＲ、ＤＤＲ、ＤＤＲ２・・・ＤＤＲ（ｎ）、ＳＲＡＭ、ＤＰＲＡＭ、ＦＩＦＯ等の各種のメモリタイプに応じた複数のインターフェースモジュールも設けられているようにする。 - 特許庁

The control part 41 reads an initializing program for initializing the DDR-SDRAM 33 from the nonvolatile memory 32 and stores the read initializing program in the internal memory 47 to initialize the DDR-SDRAM 33 by using the initializing program stored in the internal memory 47.例文帳に追加

制御部４１は、不揮発性メモリ３２から、ＤＤＲ−ＳＤＲＡＭ３３を初期化するための初期化プログラムを読み込み、読み込んだ初期化プログラムを内部メモリ４７に格納し、内部メモリ４７に格納された初期化プログラムを用いてＤＤＲ−ＳＤＲＡＭ３３を初期化する。 - 特許庁

The voltage output circuit 4 is shared for the generation of the reference voltage Vref-ic in the control IC3 and the generation of the reference voltage Vref-ddr in the DDR memory 2.例文帳に追加

電圧出力回路４は、コントロールＩＣ３における基準電圧Ｖｒｅｆ−ｉｃの生成とＤＤＲメモリ２における基準電圧Ｖｒｅｆ−ｄｄｒの生成とに共用化される。 - 特許庁

A memory controller 20 includes: address memory 22 which stores addresses of DDR memory 30; and burst length memory 23 which stores burst lengths each representing a length for which data is continuously stored from each address.例文帳に追加

メモリコントローラ２０は、ＤＤＲメモリ３０におけるアドレスを格納するアドレスメモリ２２と、各アドレスからデータが連続して格納される長さをそれぞれ表すバースト長を格納するバースト長メモリ２３とを備える。 - 特許庁

A test by a memory tester for a normal SDR can be performed by providing an exclusive data input circuit having two DDR memories.例文帳に追加

ＤＤＲメモリが２つの専用データ入力回路を備えることで、通常のＳＤＲ用メモリテスタでテストが可能なる。 - 特許庁

To realize a semiconductor memory in which input/output of data can be performed in a DDR mode using a low speed tester.例文帳に追加

低速のテスタを用いてＤＤＲモードでデータの入出力を行なうことのできる半導体記憶装置を実現する。 - 特許庁

To suppress signal reflection by a simple method in a DDR memory system composed of chip selects having different data bus widths.例文帳に追加

データバス幅が異なるチップセレクトで構成されるＤＤＲメモリシステムにおいて、簡易な方法で、信号反射を最低限に抑える。 - 特許庁

To provide an interface circuit and a memory controller comprising the interface circuit that are capable of accessing a memory which comprises a DDR interface without a lock-up time.例文帳に追加

ロックアップ時間無しでＤＤＲインターフェースを備えたメモリにアクセスすることのできるインターフェース回路及びインターフェース回路を備えるメモリコントローラを提供する - 特許庁

Thus one frame memory is used, to be able to store two frames of data by using the frame memory and a DDR SDRAM and adjusting the number of bits of inputted image data and a clock frequency, so that the mounting area, occupied by the frame memory and the cost price, can be reduced.例文帳に追加

本発明によれば、フレームメモリとしてDDR SDRAMを使用して、入力される映像データのビット数及びクロック周波数を調整することによって、一つのフレームメモリを使用して２フレームのデータを記憶することができ、これにより、フレームメモリが占める実装面積を減少させることができ、さらに原価も節減することができる。 - 特許庁

To provide an image processing apparatus a transmission rate of pixel data from which to a memory such as a DDR-DRAM is enough to be lower than that of prior arts.例文帳に追加

ＤＤＲ−ＤＲＡＭ等のメモリとの間の画素データの伝送レートが従来よりも低くて済む画像処理装置を提供する。 - 特許庁

USE OF MULTIPLE VOLTAGE CONTROLLED DELAY LINES FOR PRECISE ALIGNMENT AND DUTY CYCLE CONTROL OF DATA OUTPUT OF DDR MEMORY DEVICE例文帳に追加

ＤＤＲメモリデバイスのデータ出力のデューティサイクル制御及び正確な調整のための複数の電圧制御された遅延ラインの利用 - 特許庁

To minimize a signal reflection in a simple configuration in a DDR memory system configured with chip selects having different data bus widths.例文帳に追加

データバス幅が異なるチップセレクトで構成されるＤＤＲメモリシステムにおいて、簡易な構成で、信号反射を最低限に抑える。 - 特許庁

A memory controlled by the means for controlling the memories is a synchronous memory having a DDR scheme, which inputs and outputs data by synchronizing a rising edge and a falling edge of the data strobe signal.例文帳に追加

メモリ制御手段によって制御されるメモリは、データストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してデータの入出力を行うＤＤＲ方式の同期型メモリである。 - 特許庁

The data repeater system 22 transmits the data from the controller 16 and data from the memory 14 through the memory 14 of the DDR transfer system, and separates data from the memory controller into two channels for the memory 14 of the bus width doubling system, and collects data for two channels from the memory into one channel.例文帳に追加

データ中継装置２２は、ＤＤＲ転送方式のメモリ１４に対しては、コントローラ１６からのデータとメモリ１４からのデータをスルーし、バス幅倍増方式のメモリ１４に対しては、当該メモリコントローラからのデータを２チャネルに分離し、当該メモリからの２チャネルのデータを１チャネルにまとめる。 - 特許庁