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Direct Memory Access Controllerの部分一致の例文一覧と使い方
該当件数 : 111件
When a command for cancellation is issued after a command for that is issued, the channel controller 101 writes it to a 1st interruption flag register 111 by DMA(direct memory access) control not through an FIFO memory 28 differently from ordinary commands and sends it to a 2nd interruption flag register 112 to set a flag ON.例文帳に追加
そのためのコマンドを発した後に取り消しのコマンドを発すると、チャネル制御装置１０１は通常のコマンドと異なりＦＩＦＯメモリ２８を介することなくこれを第１の中断フラグレジスタ１１１にＤＭＡ制御で書き込み、第２の中断フラグレジスタ１１２に伝達してフラグをオンにする。 - 特許庁
The converted data are outputted to a first-in first-out(FIFO) 32/34 by a buffer 44 and outputted through a direct memory access controller 20 to a high-speed bus 50 so that these data are transmitted through the high-speed bus 50 to a recording device or the like and recorded.例文帳に追加
変換されたデータはバッファ４４によってＦＩＦＯ３２／３４に出力され、ＦＩＦＯ３２／３４およびＤＭＡコントローラ２０を介して高速バス５０に出力されるので、高速バス５０を通して、記録装置などに伝送され、記録される。 - 特許庁
To provide a highly efficient DMA(direct memory access) controller, having a reduced circuit scale and easily designed by providing a DMA request with parameters such as priority, timing information and cancel information, previously reserving one of the parameters and executing DMA transfer based on a set parameter.例文帳に追加
優先度、及びタイミング情報、キャンセル情報などのパラメータをＤＭＡ要求に持たせ、上記パラメータを前もって予約することができ、且つ設定された上記パラメータに従ったＤＭＡ転送が実行でき、回路規模が少なく、容易に設計可能な高性能ＤＭＡコントローラを提供する。 - 特許庁
At that time, to perform comparison to check whether deviation occurs and to more accurately calculate the two pieces of above time information of a fixed period, DMAC (direct memory access controller) transfer completion interruption to be used for PCM data transfer is used as a latching trigger of an internal reference clock counting part for reproducing a clock synchronized with a broadcasting station.例文帳に追加
その際、ズレが生じているかの比較の為、一定期間の上記２つの時間情報をより正確に求める為に、ＰＣＭデータ転送に用いるＤＭＡＣ転送完了割り込みを放送局に同期したクロックを再現する内部基準クロックカウント部のラッチ用トリガとして使用する。 - 特許庁
This direct memory access controller has one request signal input terminal for receiving a request signal while at least one of the plurality of requesting devices outputs the request signal, one acknowledge signal output terminal for outputting an acknowledge signal to the plurality of requesting devices, and a control circuit.例文帳に追加
ダイレクトメモリアクセスコントローラは、複数のリクエスト装置のうちの少なくとも１個がリクエスト信号を出力している間はリクエスト信号を入力する１個のリクエスト信号入力端子と、複数のリクエスト装置へアクノリッジ信号を出力するための１個のアクノリッジ信号出力端子と、制御回路とを有する。 - 特許庁
To provide a communication system and a communication method which increase a channel utilization ratio even when a error has occurred in one or more channel by making a DMA(direct memory access) controller process packet data received in a channel without an error in a communication system that sends and receives packet data via a communication channel.例文帳に追加
通信チャンネルを介してパケットデータを送受信する通信システムにおいて、一つ又はそれ以上の通信チャンネルにエラーが生じてもＤＭＡ制御器はエラーの生じていない他のチャンネルに受信されるパケットデータを処理して、チャンネル活用率を高める通信システム及び通信方法を提供する。 - 特許庁
The display control device 101 is provided with a RAM 130 for storing still image data, a direct memory access (DMA) controller 1141 for reading out the still image data from the RAM 130, temporarily storing the read data and transferring the data to the display device 102, a CPU 111 for controlling the transfer speed of the still image data from the DMA controller 1141, and a register 1142.例文帳に追加
本発明の表示制御装置１０１は、静止画像データを格納するＲＡＭ１３０と、ＲＡＭ１３０からの前記静止画像データを読み出して一時的に保持し表示装置１０２に転送するダイレクトメモリアクセスコントローラ１１４１と、ダイレクトメモリアクセスコントローラ１１４１からの前記静止画像データの転送速度を調整するＣＰＵ１１１及びレジスタ１１４２と、を具備している。 - 特許庁
In the four-phase clock signal preparation system 1, according to a preset program 4, a CPU 3 outputs a signal when the count value of clock signals of an oscillator 2 by a counter 5 becomes a preset comparative value and corresponding to the output from this counter 5, pattern data stored in a memory 6 are selectively read out and outputted to an external interface 8 by a direct memory access controller 7.例文帳に追加
４相クロック信号作成システム１においては、ＣＰＵ３が予め設定されたプログラム４にしたがって、カウンタ５による発振子２のクロック信号のカウント値が予め設定された比較値になると出力し、このカウンタ５からの出力により、ダイレクトメモリアクセスコントローラ７がメモリ６に格納されているパターンデータを選択して読み出して、外部インターフェース８に出力する。 - 特許庁
In the image compander which inputs image data or outputs compressed code data in compressing and expanding an image, the data to be inputted or outputted are expressed by using a frame descriptor and a buffer descriptor, and these descriptors are applied to a DMA (direct memory access) controller 4, thereby automatically adjusting input/output of the data into/from an image compander circuit 2.例文帳に追加
画像の圧縮伸張を行う際にイメージデータの入力または圧縮コードデータの出力をおこなう画像圧縮伸張装置において、この入力または出力のデータをフレームディスクリプタおよびバッファディスクリプタを用いて表現し、これらのディスクリプタをＤＭＡコントローラ４へ適用することによって、自動的に画像圧縮伸張回路２へのデータ入出力を調整する。 - 特許庁
This DMAC 40 comprises a read/write port 47 operable to receive data from said data source 10 via a source bus and to output said received data to said data destination 20 via a destination bus, wherein said direct memory access controller is operable in response to a predetermined number of clock pulses, to control said read/write port to output said received data to said data destination after receiving it.例文帳に追加
本ＤＭＡＣ４０は発信元バスを介してデータ発信元１０からデータを受信し、宛先バスを介してデータ宛先２０に受信したデータを出力するように動作可能な読み出し／書き込みポート４７を含み、所定の数のクロック・パルスに応答して読み出し／書き込みポートを制御し、前記所定の数のクロック・パルスを受信すると受信したデータをデータ宛先に対して出力する。 - 特許庁
The apparatus for transmitting data in a communication system includes a buffer descriptor (BD) generator for generating a BD referencing constituent elements constituting second type data, if there is first type data to be transmitted, and a direct memory access (DMA) controller for controlling the apparatus so as to generate the second type data from the first type data according to the BD and to transmit the generated second type data.例文帳に追加
本発明は、通信システムにおけるデータ送信装置であって、送信する第１のタイプのデータが発生すると、第２のタイプのデータを構成する構成エレメントを参照してバッファディスクリプタ(ＢＤ)を生成するＢＤ生成器と、第１のタイプのデータをＢＤに対応して第２のタイプのデータとして生成して送信するように制御する直接メモリ接続(ＤＭＡ)制御器と、を含むことを特徴とする。 - 特許庁
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