「MN1」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Higher potential is applied to the drain of MN2 than that of MN1.例文帳に追加

ＭＮ２のドレインは、ＭＮ１のドレインよりも高い電位が印加されている。 - 特許庁

In a packet routing control method, a radio terminal MN1 creates and stores an address translation rule T1.例文帳に追加

無線端末ＭＮ１では、アドレス変換規則Ｔ１を作成・保存する。 - 特許庁

The gates of MN1 and MN2 are connected to the same gate terminal VG.例文帳に追加

ＭＮ１及びＭＮ２のゲートは、同一のゲート端子ＶＧに接続される。 - 特許庁

Also, transfer transistors MN1-1 to MN1-16 are provided between control gates of the MC1-MC16 and word line driving circuits 15-1 to 15-16.例文帳に追加

また、メモリセルＭＣ１〜ＭＣ１６の制御ゲートと、ワード線駆動回路１５-１〜１５-１６との間に転送トランジスタＭＮ１-１〜ＭＮ１-１６が設けられる。 - 特許庁

A transmission operation from the user terminal MN1 to the end server ES2 is once held, and a part of the user terminal MN1 polls a polling server PS3 as a sample terminal MN (s).例文帳に追加

ユーザ端末MN１からエンドサーバES２への発信動作は一旦保留され、ユーザ端末MN１の一部がサンプル端末MN(s)としてポーリングサーバPS３にポーリングする。 - 特許庁

A gate line G is connected to gate electrodes of the transfer transistors MN1-0, MN1-17, a potential of this gate line G is controlled by a potential control circuit 11.例文帳に追加

転送トランジスタＭＮ１-０、ＭＮ１-１７のゲート電極にはゲート線Ｇが接続され、このゲート線Ｇの電位は電位制御回路１１により制御される。 - 特許庁

That current is converted through a transistor MN1 into a voltage being applied to an inverter I2.例文帳に追加

この電流をトランジスタＭＮ１によって電圧に変換しインバータＩ２へ印加する。 - 特許庁

When executing communication between two mobile nodes (MN1 and MN2), respectively connected to a network-based mobility management domain, identification information of the MN1 is inserted in a message for route optimization (RO1) transmitted from one-side MN2 to the other-side MN1.例文帳に追加

ネットワークベースのモビリティ管理ドメインにそれぞれ接続している２つのモバイルノード（ＭＮ１及びＭＮ２）間で通信を行う場合、一方のＭＮ２から他方のＭＮ１に対して送信される経路最適化（ＲＯ１）のメッセージに、ＭＮ１の識別情報が挿入される。 - 特許庁

The oscillation circuit operation state detecting circuit turns on the transistors MN1 and MN2 and turns off the transistors MP2 and MN1 when an oscillation clock signal of an oscillation circuit is at a first logic level, and vice versa at a second logic level.例文帳に追加

発振回路の発振クロック信号が第１の論理のとき、トランジスタＭＰ１，ＭＮ２をＯＮさせると共にトランジスタＭＰ２，ＭＮ１をＯＦＦさせ、第２の論理のとき逆にする。 - 特許庁

Since a transistor MN1 (N-MOS) is in a diode connection state at that time, a reverse current is blocked.例文帳に追加

このとき、ＭＮ１（ＮＭＯＳ）はダイオード接続となっているので、逆流電流は阻止される。 - 特許庁

The FET (MN1) is connected to the FET (MP1), and a signal IN1 is supplied to the gate thereof.例文帳に追加

ＦＥＴ（ＭＮ１）は、ＦＥＴ（ＭＰ１）に接続され、そのゲートに信号ＩＮ１が供給される。 - 特許庁

The idle current control circuit 16 is composed of a resistance R3 and an NMOSFET MN1.例文帳に追加

アイドル電流制御回路１６は抵抗Ｒ３とＮＭＯＳＦＥＴ ＭＮ１から構成される。 - 特許庁

The gate of the FET (MP2) is connected to a contact A1 between the FET (MP1) and the FET (MN1).例文帳に追加

ＦＥＴ（ＭＰ１、ＭＮ１）の接点Ａ１にはＦＥＴ（ＭＰ２）のゲートが接続されている。 - 特許庁

Secondly, Mpu is turned off, and MN1, MN2, MP1, MP2 are turned on and MPc, MNc are turned off.例文帳に追加

次いで、ＭＰｕをオフに制御すると共に、ＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２をオンに、ＭＰｃ，ＭＮｃをオフに制御する。 - 特許庁

An OFF-resistance of the transistors MN1 and MN2 is made to be lower than that of the transistors MP1 and MP2.例文帳に追加

トランジスタＭＮ１，ＭＮ２のＯＦＦ抵抗をトランジスタＭＰ１，ＭＰ２のＯＦＦ抵抗より小さくする。 - 特許庁

The game state is set to be a normal state as it is determined to be the jackpot when the value of MN1 reaches a probability-variable limit value, and each value of the MN1 and MN2 is reset.例文帳に追加

ＭＮ１の値が確変リミット値に到達した場合には大当りであると判定されることで遊技状態が通常状態に設定され、ＭＮ１およびＭＮ２のそれぞれの値がリセットされる。 - 特許庁

A second current mirror circuit is composed of a transistor Mn1 diode-connected, a transistor Mn2, and a transistor Mn3 controlled by a command signal DN to connect gates of the Mn1 and the Mn2.例文帳に追加

また、ダイオード接続されたトランジスタＭｎ１と、トランジスタＭｎ２と、指令信号ＤＮで制御されてＭｎ１，Ｍｎ２のゲート間を接続するトランジスタＭｎ３とで第２のカレントミラー回路が構成されている。 - 特許庁

A potential of a gate line G1 connected to gate electrodes of the transfer transistors MN1-1 to MN1-16 and arranged separately from the gate line G is controlled by a high voltage transfer circuit 16.例文帳に追加

転送トランジスタＭＮ１-１〜ＭＮ１-１６のゲート電極に接続され、前記ゲート線Ｇと切り離して設けられたゲート線Ｇ１の電位は高電圧転送回路１６により制御される。 - 特許庁

Respective MOSFETs (MN1 to MN4) which perform charge pump operation are supplied with different substrate potentials to minimize back-gate bias voltages by the MOSFETs (MN1 to MN4).例文帳に追加

チャージポンプ動作を行う各ＭＯＳＦＥＴ（ＭＮ１〜ＭＮ４）に夫々異なる基板電位を供給することにより、各ＭＯＳＦＥＴ（ＭＮ１〜ＭＮ４）毎にバックゲートバイアス電圧を最小化している。 - 特許庁

An allotment address notification unit 24 returns LRAck, which contains the acquired IPha information, to the MN1.例文帳に追加

割当アドレス通知部２４は、取得したＩＰｈａ情報を含んだＬＲＡｃｋをＭＮ１に返信する。 - 特許庁

An allocation address informing section 24 sends LRAck including the acquired IPha information back to the MN1.例文帳に追加

割当アドレス通知部２４は、取得したＩＰｈａ情報を含んだＬＲＡｃｋをＭＮ１に返信する。 - 特許庁

After that, the NMOS transistor MN1 is turned on and data of selected word lines are all made to a set state.例文帳に追加

その後、ＮＭＯＳトランジスタＭＮ１０をオンして選択されたワード線のデータを全てセット状態にする。 - 特許庁

One unit control circuit includes a field effect transistor MN1 and first and second capacitors C1 and C2.例文帳に追加

ひとつの単位制御回路は、電界効果トランジスタＭＮ１と第１と第２の容量Ｃ１、Ｃ２とを含む。 - 特許庁

The LDVS fundamental circuit (1a) includes a transistor (MP1), a transistor (MN1), a transistor (MP2), and a transistor (MN2).例文帳に追加

ＬＶＤＳ基本回路（１ａ）は、トランジスタ（ＭＰ１）、トランジスタ（ＭＮ１）、トランジスタ（ＭＰ２）、トランジスタ（ＭＮ２）とを有する。 - 特許庁

Logic inversion circuits 10a, 10b, 10c and 10d of the same constitution are respectively provided with a PMOS transistor MP1 (abbreviated to be only MP1, hereafter), NMOS transistors MN1 and MN2 (abbreviated to be only MN1 and MN2, hereafter).例文帳に追加

同一構成の論理反転回路１０ａ、１０ｂ、１０ｃ、１０ｄは、それぞれ、ＰＭＯＳトランジスタＭＰ１（以下、単にＭＰ１と略す）、ＮＭＯＳトランジスタＭＮ１、ＭＮ２（以下、単にＭＮ１、ＭＮ２と略す）を備える。 - 特許庁

This device is provided with gate electrodes of selection transistors SD1, SS1 connected to both ends of memory cells MC1-MC16, and transfer transistors MN1-0, MN1-7 between selection gate line driving circuits 13-1, 14-1 and the SD1, SS1.例文帳に追加

メモリセルＭＣ１〜ＭＣ１６の両端に接続された選択トランジスタＳＤ１、ＳＳ１のゲート電極と、選択ゲート線駆動回路１３-１、１４-１との間に転送トランジスタＭＮ１-０、ＭＮ１-１７が設けられる。 - 特許庁

Thus, the effective threshold voltage of the MOS TRs Mp1, Mn1 of the dynamic logic circuit 100 can be increased.例文帳に追加

これにより、ダイナミックロジック回路１００のＭＯＳトランジスタＭｐ１、Ｍｎ１の実効しきい電圧が増加する。 - 特許庁

Then, the STOP pulse supplied to the gate is made high to turn the nMOS transistor MN1 on.例文帳に追加

このとき、ゲートに与えられるＳＴＯＰパルスがハイレベルとなり、ｎＭＯＳトランジスタＭＮ１がオン状態となる。 - 特許庁

The drive circuit (14) according to the present invention includes FETs (MP1, MP2, MN1, MN2, MP3, MN3, and MP4).例文帳に追加

本発明の駆動回路（１４）はＦＥＴ（ＭＰ１、ＭＰ２、ＭＮ１、ＭＮ２、ＭＰ３、ＭＮ３、ＭＰ４）を具備する。 - 特許庁

A radio base station BS3 transfers route update notification from a mobile terminal MN1 to a lowermost layer router Rd.例文帳に追加

無線基地局ＢＳ３は移動端末ＭＮ１からの経路更新通知を最下層ルータＲｄへと転送する。 - 特許庁

In a substrate potential control circuit 101, a SW1 connects a gate terminal of an MN1 with a substrate terminal.例文帳に追加

基板電位制御回路１０１において、ＳＷ１は、ＭＮ１のゲート端子と基板端子を導通させる。 - 特許庁

Then, by ON/OFF controlling transistors MP1-MPM and MN1-MNN of a data output part 40 by the delayed data, control is performed so as to gradually change the transition time level of the output data and the output data OUT are outputted from the data output part 40.例文帳に追加

そして、この遅延データでデータ出力部４０のトランジスタMP1 〜MPM ，MN1 〜MNN をオン、オフ制御することにより、出力データの転移時レベルが徐々に変化するように制御して出力データOUT をデータ出力部40から出力される。 - 特許庁

When IN1=IN2=VDD0, transistors MN1, MN2 are allowed to conduct to output VDD0 to the output terminal.例文帳に追加

ＩＮ１＝ＩＮ２＝ＶＤＤ０のとき、トランジスタＭＮ１，ＭＮ２を導通させて出力端子にＶＤＤ０を出力する。 - 特許庁

The semiconductor storage device is composed of transistors QN1 to QN4 and transistors MN1 and MN2.例文帳に追加

本発明に係る半導体記憶装置は、トランジスタＱＮ１〜ＱＮ４およびトランジスタＭＮ１およびＭＮ２とで構成される。 - 特許庁

The semiconductor device (100), in which a plurality of elements are mounted, has separation means (111 and 112) that separate malfunction-triggering elements (Mp1 and Mn1) and other elements (Mp2 and Mn2) from among multiple elements (Mp1, Mp2, Mn1, and Mn2).例文帳に追加

本発明は、複数の素子が搭載される半導体装置（１００）において、複数の素子（Ｍp1、Ｍp2、Ｍn1、Ｍn2）のうち誤動作のトリガとなる素子（Ｍp1、Ｍn1）を他の素子（Ｍp2、Ｍn2）から分離する分離手段（１１１、１１２）を有することを特徴とする。 - 特許庁

Thus, similarly to the radio terminal MN1, a destination address Dst is translated from a VPN address of the radio terminal MN1 to a local address of the radio terminal MN3 and a packet P3-2 is transferred from the radio terminal MN2 to the radio terminal MN3.例文帳に追加

これにより、無線端末ＭＮ１と同様に、宛先アドレスＤｓｔを無線端末ＭＮ１のＶＰＮアドレスから無線端末ＭＮ３のローカルアドレスに変換して、無線端末ＭＮ２から無線端末ＭＮ３にパケットＰ３−２を転送する。 - 特許庁

Under the continuous-winning state, every time when the occurrence of a jackpot is determined, a certain value is added to each value of MN1 and MN2.例文帳に追加

連チャン状態では大当りであると判定される毎にＭＮ１よびＭＮ２のそれぞれの値に一定値が加算される。 - 特許庁

The second differential circuit has a plurality of enhancement type transistors (MP1, MP2) which are complementary to the depletion type transistors (MN1, MN2).例文帳に追加

第２差動回路は、デプレッション型トランジスタ（ＭＮ１、ＭＮ２）と相補の複数のエンハンスメント型トランジスタ（ＭＰ１、ＭＰ２）を備える。 - 特許庁

The diode-connected MOS transistors MN1 to MN14 are each connected between the respective adjacent terminals of the terminals P0 to P14.例文帳に追加

ダイオード接続されたＭＯＳトランジスタＭＮ１〜ＭＮ１４は、端子Ｐ０〜Ｐ１４の隣接する各端子間にそれぞれ接続される。 - 特許庁

Also, a NMOS transistor MN1 is turned off directly before latch of cell data by the sense amplifier, and a memory cell part is separated from a sense amplifier part.例文帳に追加

なお、センスアンプでセルデータをラッチ直前にＮＭＯＳトランジスタＭＮ１をオフして、メモリセル部とセンスアンプ部とを切り離す。 - 特許庁

One terminal of the protective capacitor PC1 is connected to the junction between MN1 and MP1, and the other terminal is grounded.例文帳に追加

保護コンデンサＰＣ１の一方の端子はＭＮ１とＭＰ１の接続点に接続され、その他方の端子は接地されている。 - 特許庁

DC substrate bias voltage VSUB applied to the MN2 substrate is higher than ground voltage applied to MN1 substrate.例文帳に追加

ＭＮ２の基板に印加される直流基板バイアス電圧ＶＳＵＢは、ＭＮ１の基板に印加されるグラウンド電圧よりも高い。 - 特許庁

The power supply circuit 1 includes an N channel-type transistor MN1 connected to a power terminal 2 of the charge pump circuit 3 and a current control circuit 12 controlling current flowing between the N channel-type transistor MN1 and the charge pump circuit 3 through the power terminal 2.例文帳に追加

電源回路１は、チャージポンプ回路３の電源端子２に接続されたＮチャネル型トランジスタＭＮ１と、電源端子２を介してＮチャネル型トランジスタＭＮ１とチャージポンプ回路３との間に流れる電流を制御する電流制御回路１２とを備える。 - 特許庁

The voltage generation circuit is provided with, for example, a plurality of NMOS transistors MN1 and MN2 whose source/drain paths are serially connected and a constant current source IS1 for operating the MN1 and MN2 in a sub-threshold region between a power supply VCC and a ground power supply voltage GND.例文帳に追加

例えば、電源電圧ＶＣＣと接地電源電圧ＧＮＤの間に、ソース−ドレイン経路が直列接続される複数のＮＭＯＳトランジスタＭＮ１，ＭＮ２と、ＭＮ１，ＭＮ２をサブスレッショルド領域で動作させるための定電流源ＩＳ１を備える。 - 特許庁

A power source I1 is connected to the transistors MP1 and MN1 in series, and a power source I2 is connected to the transistors MP2 and MN2 in series.例文帳に追加

トランジスタＭＰ１，ＭＮ１に直列に電流源Ｉ１を接続し、トランジスタＭＰ２，ＭＮ２に直列に電流Ｉ２を接続する。 - 特許庁