「PLL」に関連した英語例文の一覧と使い方(19ページ目) - Weblio英語例文検索

To shorten the time until the oscillation frequency reaches a desired value in a digital PLL circuit.例文帳に追加

デジタルＰＬＬ回路において発振周波数が所望値に到達するまでの時間を短縮する。 - 特許庁

Each of the fixed stations B1-3 is provided with a PLL circuit for reproducing a synchronized reference signal.例文帳に追加

また、前記各固定局Ｂ_1-3 にＰＬＬ回路を設けて同期した参照信号を再生する。 - 特許庁

To obtain a decimal frequency division type PLL frequency synthesizer, capable of suppressing spurious signals.例文帳に追加

スプリアス信号の抑圧が可能な、小数点分周方式のＰＬＬ周波数シンセサイザを得る。 - 特許庁

To provide a PLL(phase lock loop circuit) which is formed on a semiconductor chip and is highly accurate.例文帳に追加

半導体チップ上に形成した精度の高いＰＬＬ（フェーズロックループ回路）を提供する。 - 特許庁

To provide a PLL circuit which is adapted to a wide oscillation frequency range with low power consumption.例文帳に追加

低消費電力で、広い発振周波数範囲に対応したＰＬＬ回路を提供する。 - 特許庁

By this, a plurality of PLLs inside the semiconductor circuit can be inspected easily and speedily.例文帳に追加

これにより、半導体回路の内部の複数のPLLを、簡単かつ迅速に、検査することができる。 - 特許庁

A PLL circuit 40 adjusts the frequency of the clock signal according to the clock control signal.例文帳に追加

ＰＬＬ回路４０は、クロック制御信号に従ってクロック信号の周波数を調整する。 - 特許庁

A clock generation circuit is composed by subordinately connecting a digital PLL circuit and an analog one.例文帳に追加

クロック生成回路をディジタルＰＬＬ回路とアナログＰＬＬ回路の縦属接続で構成する。 - 特許庁

This circuit and method are applicable even when a PLL is used as the clock extracting circuit.例文帳に追加

従って、クロック抽出回路としてＰＬＬを使用した場合にも適用することができる。 - 特許庁

To prevent a phase slip in a PLL circuit by improving the linearity of a phase error signal.例文帳に追加

ＰＬＬ回路において位相誤差信号の線形性を改善して位相スリップを防止する。 - 特許庁

The PLL macros 12-14 also have the same constitution and function as the macro 11 has.例文帳に追加

ＰＬＬマクロ１２〜１４それぞれも、ＰＬＬマクロ１１と同様な構成および機能を有している。 - 特許庁

To provide a PLL circuit and a radio in which a phase error is small, and oscillation signal accuracy is high.例文帳に追加

位相誤差の小さい、発振信号の精度が高いＰＬＬ回路及び無線機を提供する。 - 特許庁

A deserializer part 1 includes an oscillator 2 and a clock synchronization part 10 instead of a PLL circuit.例文帳に追加

デシリアライザ部１は、ＰＬＬ回路の代わりに、発振器２とクロック同期部１０とを備える。 - 特許庁

A PLL circuit 10 holds an oscillation frequency F0 of an oscillator OSC1 in a constant manner.例文帳に追加

ＰＬＬ回路１０によって発振器ＯＳＣ１の発振周波数Ｆ０は一定に保持される。 - 特許庁

To rapidly and correctly lock an oscillation frequency to a target frequency in a PLL circuit.例文帳に追加

ＰＬＬ回路において、速やかに正確に発振周波数を目標周波数にロックする。 - 特許庁

To provide a PLL circuit that has a wide pull-in range even though a phase noise characteristic is satisfactory.例文帳に追加

位相ノイズ特性が良好でありながら、引込範囲も広いＰＬＬ回路を提供する。 - 特許庁

To provide a digital PLL circuit with very small jitter that can be realized by using only digital elements.例文帳に追加

デジタル素子のみを用いて実現でき、ジッタの極力小さなデジタルＰＬＬ回路を提供する。 - 特許庁

To provide a jitter decision circuit of a PLL circuit of a semiconductor device and to provide a method of deciding.例文帳に追加

半導体装置のＰＬＬ回路のジッタ判定回路および判定方法を提供する。 - 特許庁

The PLL circuits 32 and 42 are each equipped with a function of turning their own power supply ON or OFF.例文帳に追加

ＰＬＬ回路３２，４２は当該ＰＬＬ回路の電源をオン又はオフする機能を備える。 - 特許庁

A first PLL 46 oscillates a desired wave frequency signal in an input signal 208.例文帳に追加

第１ＰＬＬ４６は、入力信号２０８のうちの希望波周波数信号を発振する。 - 特許庁

To attain a quick pulling to a lock of a PLL circuit and also to attain a stability when the circuit is locked.例文帳に追加

ＰＬＬ回路のロックへの引き込みを早めるとともに、ロック時の安定性を確保する。 - 特許庁

A frequency synthesizer consisting of a phase locked loop(PLL) is provided with a fraction frequency divider 28.例文帳に追加

位相同期ループ（ＰＬＬ）で構成された周波数シンセサイザに、分数分周器２８を設ける。 - 特許庁

The PLL circuit carries out the clock data recovery based on the sampled data so as to generate the clock signal.例文帳に追加

ＰＬＬ回路は、サンプルドデータに基づいてクロックデータリカバリを行い、クロック信号を生成する。 - 特許庁

To detect presence or absence of a radio wave transmitted from a unit on a road without having to install a PLL synthesizer.例文帳に追加

ＰＬＬシンセサイザを備えることなく、路上機から送信される電波の有無を検出する。 - 特許庁

To stabilize the operation of a PRML circuit by stably operating a PLL circuit.例文帳に追加

ＰＬＬ回路を安定動作させることによって、ＰＲＭＬ回路の動作を安定させること。 - 特許庁

To provide a PLL(phase-locked loop) circuit which operates at high speed and eliminates the need for adjusting the phase of the clock.例文帳に追加

高速動作が可能、かつクロックの位相調整が不要なＰＬＬ回路を提供すること。 - 特許庁

The PLL circuit (7) is connected to (n) ((n) is a positive number) general ICs (8-1 to 8-n).例文帳に追加

ＰＬＬ回路（７）は、ｎ個（ｎは正数）の汎用ＩＣ（８−１〜８−ｎ）に接続されている。 - 特許庁

To realize low noise optical amplification in a phase sensitive optical amplifier by a homodyne optical PLL system.例文帳に追加

ホモダイン光ＰＬＬ系で位相感応光増幅部における低雑音光増幅を可能にする。 - 特許庁

A mixer 24 mixes the output of the PLL section 23 with the output of the frequency synthesizer section 21.例文帳に追加

ミキサ２４は、ＰＬＬ部２３の出力と周波数シンセサイザ部２１の出力とをミキシングする。 - 特許庁

VOLTAGE-CONTROLLED OSCILLATOR, AND PLL CIRCUIT, FLL CIRCUIT AND WIRELESS COMMUNICATION DEVICE USING THE SAME例文帳に追加

電圧制御発振器、並びにそれを用いたＰＬＬ回路、ＦＬＬ回路、及び無線通信機器 - 特許庁

CLOCK SIGNAL REPRODUCING PLL CIRCUIT, CLOCK SIGNAL REPRODUCING METHOD AND OPTICAL DISK REPRODUCING APPARATUS例文帳に追加

クロック信号再生ＰＬＬ回路及びクロック信号再生方法及び光ディスク再生装置 - 特許庁

Cycles of the read address counter are controlled by an output clock signal c6 of a PLL 20.例文帳に追加

読出しアドレスカウンタの周期は，ＰＬＬ２０の出力クロック信号ｃ６により制御される。 - 特許庁

PLL CIRCUIT, TELEVISION RECEIVER USING THE SAME, BEAT IMPROVING METHOD FOR TELEVISION RECEIVER例文帳に追加

ＰＬＬ回路およびそれを用いるテレビジョン受信機ならびにテレビジョン受信機のビート改善方法 - 特許庁

To provide a PLL circuit, capable of checking the oscillation margin of a voltage-controlled circuit(VCO).例文帳に追加

電圧制御発振器（ＶＣＯ）の発振余裕のチェックが可能なＰＬＬ回路を提供する。 - 特許庁

A PLL circuit is not used for processing for generating a demodulated baseband signal from an IF signal.例文帳に追加

ＩＦ信号から復調ベースバンド信号を生成する処理にＰＬＬ回路を使用しない。 - 特許庁

To obtain a PLL circuit which suppresses phase variations of an output clock using a small-scaled control circuit.例文帳に追加

小規模な制御回路により、出力クロックの位相変動を抑圧するＰＬＬ回路を得る。 - 特許庁

The PLL circuit 54 outputs the selection parallel clock PCLK output from the switcher 51.例文帳に追加

ＰＬＬ回路５４は、切替器５１から出力される選択パラレルクロックＰＣＬＫを出力する。 - 特許庁

DIGITAL VCO, VCO CIRCUIT, PLL CIRCUIT, INFORMATION RECORDING DEVICE AND SYNCHRONIZING CLOCK SIGNAL GENERATING METHOD例文帳に追加

ディジタルＶＣＯ、ＶＣＯ回路、ＰＬＬ回路、情報記録装置及び同期クロック信号生成方法 - 特許庁

This system is the digital information processing device equipped with the digital PLL circuit using the oversampling method.例文帳に追加

オーバーサンプリング方式を用いたデジタルＰＬＬ回路を搭載したデジタル情報処理装置である。 - 特許庁

A low skew clock distribution circuit (10) is provided with a PLL circuit (7) and an LSI (11).例文帳に追加

本発明の低スキュークロック分配回路（１０）は、ＰＬＬ回路（７）と、ＬＳＩ（１１）とを具備する。 - 特許庁

To obtain a digital PLL circuit which operates stably with respect to variations in noise and source voltage.例文帳に追加

ノイズや電源電圧変動に対して安定して動作するディジタルＰＬＬ回路を提供する。 - 特許庁

A clock signal is reproduced from a reproducing EFM signal of the optical disk 10 by a PLL circuit 24.例文帳に追加

ＰＬＬ回路２４は、光ディスク１０の再生ＥＦＭ信号からクロック信号を再生する。 - 特許庁

Excepting for data transfer with the PLL control IC 1, the local bus 6 is fixed at a prescribed level.例文帳に追加

ＰＬＬ制御ＩＣ１とのデータ転送以外では、ローカルバス６を所定レベルに固定する。 - 特許庁

A VCXO 11 is provided as a clock source of a multi-phase clock 201 of a digital PLL 16.例文帳に追加

ディジタルＰＬＬ１６の多相クロック２０１のクロック源としてＶＣＸＯ１１を設ける。 - 特許庁

To provide a reproduction clock generation circuit which can pull in a PLL stably and at high speed.例文帳に追加

安定、且つ高速にＰＬＬを引き込むことが可能な再生クロック生成回路の提供。 - 特許庁