「PLL」に関連した英語例文の一覧と使い方(16ページ目) - Weblio英語例文検索

To provide a PLL frequency synthesizer and a radio communication device capable of improving performance with low-cost configuration, and a control method of the PLL frequency synthesizer.例文帳に追加

安価な構成とするとともに、性能を向上させることができるＰＬＬ周波数シンセサイザ、無線通信装置およびＰＬＬ周波数シンセサイザの制御方法を提供する。 - 特許庁

When a focus or tracking is moved away from an optimum point, a PLL gain controlling circuit 1 outputs control signals in order to reduce an open loop gain of a PLL circuit 3.例文帳に追加

フォーカスまたはトラッキングが最適ポイントから外れるとＰＬＬゲイン制御回路１は、ＰＬＬ回路３のオープンループゲインを下げるように制御信号を出力する。 - 特許庁

A PLL control signal is input into a flip-flop 7 and is latched in rising a reference clock, thereby generating a PLL clock signal 1 synchronized with the reference clock.例文帳に追加

ＰＬＬ制御信号をフリップフロップ７に入力し、基準クロックの立ち上がりでラッチすることにより、基準クロックと同期したＰＬＬ制御信号１を生成する。 - 特許庁

The PLL circuit consists of a data reproducing PLL circuit 1A including a VCO 44, and a frequency synthesizer 2 including a VCO 27 constituted similarly to the VCO 44.例文帳に追加

ＰＬＬ回路は、ＶＣＯ４４を含むデータ再生用ＰＬＬ回路１Ａと、ＶＣＯ４４と同様に構成されるＶＣＯ２７を含む周波数シンセサイザ２とからなる。 - 特許庁

In this circuit, a resistor 8 is added in series with a coil 7 interposed to a PLL use power supply line through which a power supply is supplied to the PLL circuit 1.例文帳に追加

その回路は、ＰＬＬ回路１に電源を供給するためのＰＬＬ用電源供給線に介設されているコイル７と直列に抵抗８が更に付加される。 - 特許庁

The PLL part 10 receives the delayed input clock DICLK and the delayed feedback clock DRCLK and outputs a PLL output OUTP to synchronize these signals.例文帳に追加

ＰＬＬ部１０は遅延入力クロックＤＩＣＬＫ及び遅延帰還クロックＤＲＣＬＫを受け、これらの信号が同期するようにＰＬＬ出力ＯＵＴＰを出力する。 - 特許庁

The semiconductor switches 17, 18 are changed over to connect one of either the PLL circuit 12 for AM or the PLL circuit 19 for frequency stereo demodulation is connected to a loop filter 20.例文帳に追加

この半導体スイッチ１７、１８を切り換え、ＡＭのＰＬＬ回路１２とＦＭステレオ復調用ＰＬＬ回路１９の一方をループフィルタ２０に接続する。 - 特許庁

The reset signal is used to reset a voltage-controlled oscillator (VCO) or another circuit in the PLL, and may be also used by a circuit outside the PLL.例文帳に追加

リセット信号は、電圧制御発振器（ＶＣＯ）又はＰＬＬ内の他の回路をリセットするため用いられ、また、ＰＬＬの外部にある回路によっても用いられ得る。 - 特許庁

The adaptive equalizer controller 24 adjusts an equalizer coefficient of an equalizer 41 to an optimal value for the present reproduction signals based on the data detected by the PLL circuit 23.例文帳に追加

適応等化制御部２４は、PLL回路２３により検出されたデータに基づいて、イコライザ４１が用いるイコライザ係数を、現在の再生信号に最適な値に調整する。 - 特許庁

Modulated components of the signal inputted to a PLL are detected and a PLL peripheral circuit is switched based on the detected results.例文帳に追加

スプレッドスペクトラムを用いた発振器は放射ノイズ対策として多用されているがこれを用いた場合に次段以降のＰＬＬ回路とのアンマッチの問題はさけて通れない。 - 特許庁

This PLL control device includes a TIM extraction circuit 101, a secondary PLL circuit 102, a time dispersion control circuit 103 and a VCXO 94.例文帳に追加

開示されるＰＬＬ制御装置は、ＴＩＭ抽出回路１０１と、２次ＰＬＬ回路１０２と、時間分散制御回路１０３と、ＶＣＸＯ９４とを備えている。 - 特許庁

The signals Hb and Lb are updated until the VCO satisfies the prescribed frequency range, a value is subsequently held, the SW1 is opened with the Rst signal, and the PLL is switched to a closed loop to start phase synchronization.例文帳に追加

信号Hb,LbはVCOが所定の周波数範囲を満たすまで更新された後、値が保持され、Rst信号によりSW1を開き、PLLを閉ループに切替えて位相同期を開始する。 - 特許庁

The phase lock loop which is inputted with an EFM signal and a PLL clock signal, detects a frequency and phase and forms the PLL clock signal synchronized with the EFM signal by regulating control current with the result thereof includes a charge pump 140, a first low-pass filter 150, a voltage control oscillator 170 and a static phase error control section 160.例文帳に追加

EFM信号とPLLクロック信号を入力して周波数及び位相検出し、その検出結果で制御電流を調整してEFM信号に同期されるPLLクロック信号を生成する位相同期ループに係り、電荷ポンプ１４０、第１低域通過フィルター１５０、電圧制御発振器１７０及び静止位相誤差制御部１６０を含む。 - 特許庁

To suppress interference between PLL frequency synthesizers by minimizing occurrence of a frequency change such as frequency fluctuation in a PLL frequency synthesizer of other system due to a frequency change in a PLL frequency synthesizer of a system in the frequency synthesizer circuit having a plurality of PLL frequency synthesizers.例文帳に追加

複数のＰＬＬ周波数シンセサイザを有する周波数シンセサイザ回路において、ある系のＰＬＬ周波数シンセサイザの周波数変化に起因して他の系のＰＬＬ周波数シンセサイザに周波数揺らぎ等の周波数変化が起こるのを最小限に抑えることにより、ＰＬＬ周波数シンセサイザ間の相互の干渉を抑制すること。 - 特許庁

A second PLL 52 oscillates a interference wave frequency signal in the input signal 208.例文帳に追加

第２ＰＬＬ５２は、入力信号２０８のうちの妨害波周波数信号を発振する。 - 特許庁

To provide an optical disk device in which a drop of PLL drawing power is prevented by keeping an equalizer characteristic and a PLL gain of a head amplifier within an appropriate range at high speed even when a lock of a PLL is off due to access, etc., at a CAV reproducing time.例文帳に追加

ＣＡＶ再生時にアクセス等でＰＬＬのロックがはずれた場合においても、ヘッドアンプのイコライザ特性及びＰＬＬゲインを高速で適正範囲内に収めて、ＰＬＬ引き込み能力の低下を防止することができる光ディスク装置を提供する。 - 特許庁

A phase-locked loop circuit 1 includes a PLL 10 and a pretune signal generator 20 for generating a pretune signal S26 to bring the frequency of a signal S1 output from the PLL 10 into the frequency of signal S1 into the tuning frequency band of the PLL 10.例文帳に追加

位相同期ループ回路１は、ＰＬＬ部１０と、ＰＬＬ部１０から出力される信号Ｓ１の周波数をＰＬＬ部１０の同調周波数帯域に高速に引き込むためのプリチューン信号Ｓ２６を生成するプリチューン信号生成部２０とを備えている。 - 特許庁

To provide a PLL circuit reduced in both a sensitivity function and a complementary sensitivity function.例文帳に追加

感度関数と相補感度関数の両方が低減されたＰＬＬ回路を提供する。 - 特許庁

To bring a reproducing signal or a receiving signal in phase with a clock signal with accuracy in a short time, and also to stabilize the state after phase matching, in a PLL device such as a PLL circuit of an information reproducing device or a PLL circuit of a data communication device or the like.例文帳に追加

情報再生装置のＰＬＬ回路またはデータ通信装置のＰＬＬ回路等のＰＬＬ装置において、再生信号または受信信号とクロック信号との位相を精度よくかつ短時間で一致させるとともに、位相一致後の状態を安定させる。 - 特許庁

To reduce phase noise, in a PLL circuit used by changing over a VCO.例文帳に追加

ＶＣＯを切り替えて使用するＰＬＬ回路において、位相雑音を減らすことである。 - 特許庁

To provide a PLL circuit for reducing an amount of a phase offset caused by a charge pump circuit.例文帳に追加

チャージポンプ回路によって生じる位相オフセットを低減するＰＬＬ回路の提供。 - 特許庁

To provide a wideband modulation PLL with excellent modulation accuracy at low cost.例文帳に追加

良好な変調精度を有する広帯域変調ＰＬＬを、低コストで提供すること。 - 特許庁

To positively automatically adjust the oscillation frequency of a VCO in a PLL circuit within a PLL lead-in range, even if a PLL input signal becomes unstable or disappears due to the degradation of a reception state or a reception environment.例文帳に追加

受信状態や受信環境の悪化などによってＰＬＬ入力信号が不安定となる場合や途絶えてしまう場合でも、ＰＬＬ回路内のＶＣＯの発振周波数をＰＬＬ引き込み範囲内に確実に自動調整することができるようにする。 - 特許庁

At this time, a master clock MCK can be generated with arbitrary frequency by a PLL.例文帳に追加

その際、マスタークロックＭＣＫをＰＬＬにより任意の周波数で生成可能とする。 - 特許庁

To provide a PLL circuit with less jitter and a short phase lockup time.例文帳に追加

本発明は、ジッタ量が少なく、位相のロックアップ時間の短いＰＬＬ回路を提供する。 - 特許庁

To provide a PLL circuit with a short lockup time and less power consumption.例文帳に追加

ロックアップ時間が短い、かつ、電力消費量が少ないＰＬＬ回路を提供する。 - 特許庁

To provide a PLL circuit short in lockup time and low in power consumption.例文帳に追加

ロックアップ時間が短い、かつ電力消費量が少ないＰＬＬ回路を提供する。 - 特許庁

To measure a measuring signal outputted from a PLL or the like at low cost with high precision.例文帳に追加

ＰＬＬなどから出力される測定信号を低コストで、かつ高精度に測定する。 - 特許庁

Since the dead band countermeasure period can be decreased, the C/N of the PLL circuit is enhanced.例文帳に追加

このため、デッドバンド対策期間を短くできるので、ＰＬＬ回路のＣ／Ｎが向上する。 - 特許庁

To provide a frequency signal generator employing a PLL circuit that can optionally set a frequency of an output frequency signal.例文帳に追加

ＰＬＬ回路を用いて出力周波数信号の周波数を任意に設定する。 - 特許庁

To provide a PLL circuit which can properly and automatically set specification of a noise filter circuit.例文帳に追加

ノイズフィルタ回路の特定を適切に自動設定可能なＰＬＬ回路を提供する。 - 特許庁

To make phase noise of an output signal small in a fractional PLL frequency synthesizer.例文帳に追加

分数ＰＬＬ周波数シンセサイザにおいて、出力信号の位相雑音を小さくする。 - 特許庁

To generate an internal clock by using an on-chip PLL circuit even though an external clock is stopped.例文帳に追加

外部クロックが停止されてもオンチップのＰＬＬ回路を用いて内部クロックを生成する。 - 特許庁

The PLL circuit 19 is provided with a period information generative circuit 37 and a control circuit 31.例文帳に追加

ＰＬＬ回路１９は、期間情報生成回路３７と、制御回路３１とを備える。 - 特許庁

To stabilize the pull-in of PLL and offset feedback in a signal reproducing device.例文帳に追加

信号再生装置において、ＰＬＬ及びオフセットフィードバックの引き込みを安定化する。 - 特許庁

In this clock generation system, frequency division ratios are dispersed to frequency dividers of the respective PLL circuits and the frequency division ratios of the respective PLL circuits are so set that S/N's of at least the 2nd and succeeding PLL circuits are not determined by the S/N of the noise floor.例文帳に追加

このクロック生成システムで、各ＰＬＬ回路の分周器に分周率を分散させ、複数のＰＬＬ回路の各々の分周率を、少なくとも２段目以降のＰＬＬ回路のＳ／ＮがノイズフロアのＳ／Ｎで決定されない分周率に、設定する。 - 特許庁

A clock data recovery circuit includes: a receiver circuit; a PLL circuit; and a pseudo lock detection circuit.例文帳に追加

クロックデータリカバリ回路は、レシーバ回路と、ＰＬＬ回路と、擬似ロック検出回路とを備える。 - 特許庁

To suppress variation in output voltage from a loop filter, when a PLL circuit is locked.例文帳に追加

ＰＬＬ回路のロック時のループフィルタの出力電圧の変動を抑えることである。 - 特許庁

PLL CIRCUIT, AD CONVERSION CIRCUIT USING THE SAME AND VIDEO SIGNAL PROCESSOR例文帳に追加

ＰＬＬ回路及びそれを用いたＡＤ変換回路並びに映像信号処理装置 - 特許庁

To perform PLL control by extracting high S/N phase difference information from a reproducing signal.例文帳に追加

再生信号から高Ｓ／Ｎ比の位相差情報を抽出してＰＬＬ制御を行う。 - 特許庁

To perform a stable operation in a wide range while reducing jitter in a PLL circuit.例文帳に追加

ＰＬＬ回路におけるジッタを低減しながら、ワイドレンジで安定した動作を行う。 - 特許庁

An PLL circuit 112 generates a periodic signal (synchronous clock) in which a reference clock is multiplied.例文帳に追加

ＰＬＬ回路１１２は、基準クロックを逓倍した周期信号（同期クロック）を生成する。 - 特許庁

METHOD FOR CONNECTING CIRCUIT BLOCK USING PLL AND METHOD FOR CONNECTING SEMICONDUCTOR INTEGRATED CIRCUIT例文帳に追加

ＰＬＬを用いた回路ブロック接続方法および半導体集積回路接続方法 - 特許庁

To mitigate radiation event influence on a phase difference signal in a PLL circuit.例文帳に追加

ＰＬＬ回路において、位相差信号に対する放射イベントの影響を軽減する。 - 特許庁

To provide a PLL circuit for easily performing locking and making unlocking hard once locking is performed.例文帳に追加

ロックし易く、しかも、一旦ロックした後は外れ難いＰＬＬ回路を提供する。 - 特許庁