「PLL」に関連した英語例文の一覧と使い方(20ページ目) - Weblio英語例文検索

When the receiving node 1 receives a suspend command, an oscillation circuit 9 inside the PLL circuit 8 does not stop but goes into a standy state, and functions of other circuit parts in the PLL circuit 8 are stopped.例文帳に追加

受信ノード１がサスペンド命令を受信した場合には、ＰＬＬ回路８の内部の発振回路９を停止させずに待機状態とし、当該ＰＬＬ回路８の他の回路部分の機能は停止させる。 - 特許庁

Thus, the same PLL 195 may be used in the same or different architectures to perform different operations based on the configuration data passed into the PLL circuit 195 from the electrical fuses 150.例文帳に追加

同じＰＬＬ回路１９５を同じ又は異なるアーキテクチャにおいて用いて、電気ヒューズ１５０からＰＬＬ回路１９５に送られた構成データに基づいて、異なる動作を実行することができる。 - 特許庁

One or more other PLL circuits may be provided that are focused on particular parts of the broad range, especially where the jitter performance of the first PLL may not be adequate to meet some possible needs.例文帳に追加

特に最初に述べたＰＬＬのジッタ性能がある可能性あるニーズを満たすには適当でない場合、広い範囲の特定の部分に焦点をあてた１個以上のＰＬＬ回路を備えられ得る。 - 特許庁

In the PLL circuit 40 of a post-stage, comparison of frequencies and phases is performed to the intermediate clock from the PLL circuit 30 by using a dividing signal to a high frequency, and a clock for synchronization is generated.例文帳に追加

また、後段のＰＬＬ回路４０では、ＰＬＬ回路３０からの中間クロックに対し、高い周波数に分周信号により、周波数及び位相の比較を行い、同期用クロックを生成する。 - 特許庁

To reduce the lock up time of a PLL circuit to decrease a re- synchronization time in an asynchronous serial transmission reception system which uses a PLL circuit to generate a synchronous clock signal from a received signal.例文帳に追加

ＰＬＬ回路を用いて受信信号から同期クロック信号を生成する非同期シリアル送受信システムにおいて、ＰＬＬ回路のロックアップ時間を短縮して、再同期時間を短くしたい。 - 特許庁

The positioning system 16 tracks the signal from a positioning satellite G with the first PLL circuit in a signal processor 4 and tracks the signal from a positioning satellite F with the second PLL circuit.例文帳に追加

測位装置１６は、信号処理部４で、測位用衛星Ｇからの信号を第１のＰＬＬ回路により追尾し、測位用衛星Ｆからの信号を第２のＰＬＬ回路により追尾する。 - 特許庁

To improve the detection accuracy of a PLL out-of-synchronism detection circuit in a PLL circuit for obtaining an output clock that is phase-synchronized with a reference clock from a voltage controlled oscillator.例文帳に追加

電圧制御発振器から基準クロックと位相同期した出力クロックを得るＰＬＬ回路において、ＰＬＬ同期はずれ検出回路の検出精度を向上させることを目的とする。 - 特許庁

The information PW1 is multiplied by a coefficient k by a multiplier 14, and the oscillation period information PW2 corresponding to the oscillation period of a phase locked loop(PLL) 20 is generated and given to the PLL 20.例文帳に追加

平均周期情報ＰＤ1に乗算器１４で係数ｋを乗算し、位相ロックループ２０の発振周期に対応する発振周期情報ＰＤ2を生成して位相ロックループ２０に与える。 - 特許庁

To provide a clock signal generating circuit that uses a clock signal with high accuracy so as to absorb PLL jitter accuracy even when the PLL jitter accuracy is not excellent so as to enhance the accuracy of the clock signal.例文帳に追加

ＰＬＬのジッタ精度が悪いときでも、精度の良いクロック信号を使用してＰＬＬジッタ精度を吸収し、クロック信号の精度を向上することができるクロック信号生成回路を提供する。 - 特許庁

To provide a charge pump circuit capable of reducing generation of an off-leak current, when a PLL circuit is locked, in simple configuration and to provide a PLL circuit employing the charge pump circuit.例文帳に追加

簡単な構成でＰＬＬ回路がロック時にオフリーク電流が生じるのを低減することが可能なチャージポンプ回路及びそのチャージポンプ回路を用いたＰＬＬ回路を提供することを課題とする。 - 特許庁

To provide a phase comparator, a PLL circuit, and a method of controlling the phase comparator, capable of accurately detecting phase difference between an output signal of a voltage controlled oscillator VCO and a reference signal as a digital signal.例文帳に追加

電圧制御発振器VCOの出力信号と参照信号との位相差をデジタル信号として高精度に検知できる位相比較器、PLL回路、及び位相比較器の制御方法を提供する。 - 特許庁

As a contribution to this structured approach and building on existing instruments and facilities, we support the IMF in putting forward the new Precautionary and Liquidity Line (PLL). 例文帳に追加

この構造的な手法への貢献として，既存の制度及びファシリティに基づき，IMFが新たな予防・流動性ライン（PLL）を提案していることを我々は支持し，IMFに対し，それを迅速に完成させることを求める。 - 財務省

The second PLL circuit (80A) of the first integrated circuit is connected to a signal line (80AC) to which a control signal for operating the PLL circuit by both the time slots, and the output circuit.例文帳に追加

第１の集積回路の第２ＰＬＬ回路（80A）は、該ＰＬＬ回路を上記タイムスロットの双方にて動作させるための制御信号が供給される信号線（80AC）と出力回路とに接続される。 - 特許庁

To provide a PLL circuit which can realize a PLL oscillator that can reduce the phase noise, due to reference leakage being fully suppressed and a loop band can be set in a wide band to the limit.例文帳に追加

リファレンスリークが十分に抑圧され、かつ限界までループ帯域を広帯域に設定できるために、位相ノイズが低減化できるＰＬＬ発振器が実現可能なＰＬＬ回路の提供。 - 特許庁

To provide a PLL circuit that causes less data error even in the case of high-speed data, has less possibility of affection of noise due to an external disturbance and can attain high-speed locking at rising of a system employing the PLL circuit.例文帳に追加

高速データであっても、データエラーが少なく、また外乱等によるノイズの影響を受ける可能性の低く、かつシステム立上がり時での引き込みを高速化するＰＬＬ回路を実現する。 - 特許庁

A frequency divider circuit 31 applies 1/N frequency division to a write system clock frequency supplied from a PLL circuit 13 and a multiplier circuit 33 multiplies the divided write system clock by a multiple of M to generate a read system clock.例文帳に追加

PLL回路１３より供給された書き込み系クロックの周波数を分周回路３１でＮ分周し、それを逓倍回路３３でＭ倍にすることで、読み出し系クロックを生成する。 - 特許庁

When a source clock CLK_S to be inputted to a PLL circuit 160 is kept in low output, the PLL circuit 160 is disabled from being locked and an unlock detector makes high-output of an unlock signal S_UL.例文帳に追加

ＰＬＬ回路１６０へ入力されるソースクロックＣＬＫ＿Ｓはロー出力のままとなると、ＰＬＬ回路１６０はロックできなくなり、アンロック検出器がアンロック信号Ｓ＿ＵＬをハイ出力する。 - 特許庁

To realize a PLL circuit loop filter and an electronic equipment capable of suppressing variation of the oscillation frequency of the PLL circuit due to the vibration of a vibrator and maintaining the response for phase synchronization and a CN ratio at high levels.例文帳に追加

バイブレータの振動によるＰＬＬ回路の発振周波数の変動を抑え、位相同期の応答性およびＣ／Ｎ比を高く維持した、ＰＬＬ回路用ループフィルタおよび電子機器を構成する。 - 特許庁

After the PLL 12 stably supplies the clock 42 at an optional multiple ratio to the internal logic circuit 19, the selector 15 selects a clock 42 outputted from the PLL 12 and supplies the clock 42 to the internal logic circuit 19.例文帳に追加

ＰＬＬ１２が任意の逓倍比でクロック４２を内部ロジック回路１９に安定供給した後は、セレクタ１５はＰＬＬ１２の出力クロック４２を選択して内部ロジック回路１９へ供給する。 - 特許庁

A first sampling value sampled by the first PLL clock and a second sampling value sampled by the second PLL clock at respective identification points are selectively used to execute maximum likelihood decoding.例文帳に追加

そして、各データ識別点において第１のＰＬＬクロックにてサンプリングされた第１のサンプリング値、第２のＰＬＬクロックにてサンプリングされた第２のサンプリング値を選択的に使用して最尤復号を行う。 - 特許庁

In the case that a lock frequency of the 1st PLL frequency synthesizer is changed, it is suppressed that fluctuation in a lock frequency of the 2nd PLL frequency synthesizer receiving its interference thereby.例文帳に追加

それによって第１のＰＬＬ周波数シンセサイザのロック周波数が変化した際に、その干渉を受けて第２のＰＬＬ周波数シンセサイザのロック周波数が変動してしまうのを抑制する。 - 特許庁

An interpolation circuit 14 writes a video signal to a frame memory 15 synchronously with the write system clock from the PLL circuit 13 and reads the video signal synchronously with the read system clock from the multiplier circuit 33.例文帳に追加

補間回路１４は、PLL回路１３からの書き込み系クロックに同期して、映像信号をフレームメモリ１５に書き込み、逓倍回路３３からの読み出し系クロックに同期して、その映像信号を読み出す。 - 特許庁

To provide a PLL circuit which suppresses jitter included in an output signal of the PLL circuit due to an ASIC, where low power consumption is made and a cell area is reduced and which reduces a lockup time.例文帳に追加

ＡＳＩＣ化におけるＰＬＬ回路の出力信号に含まれるジッタの抑制、低消費電力化、セル面積の縮小、ロックアップ時間を短縮するＰＬＬ回路を提供すること。 - 特許庁

After the computing element 12 sets the count of the counter 13, a computing element 30 calculates a count for synchronization between an output clock PLL-OUT and the input clock IN and sets the count to a counter 31.例文帳に追加

カウンタ１３の計数値が演算器１２によって設定された後に、演算器３０は、出力クロックPLL-OUTと入力クロックINが同期するための計数値を算出し、カウンタ３１へ設定する。 - 特許庁

It is desirable to analyze each of various functional groups (such as a DDR2/HDMI/USB I/F, a PLL circuit, a test terminal) in the LSI in order to improve quality of each function of the LSI and to increase speed of processing.例文帳に追加

前記解析はＬＳＩが持っている各機能の高品質化と処理の高速化を目的に、ＬＳＩ内の各種の機能グループ（DDR2/HDMI/USB I/F、PLL回路、テスト端子等）毎に行うことが好ましい。 - 特許庁

Corresponding to a phase error signal SE of a PLL circuit composed of a phase comparator 10, a low-pass filter 20 and a voltage-controlled oscillator 30, it is discriminated as to whether the PLL circuit is in a lock state.例文帳に追加

位相比較器１０、ローパスフィルタ２０及びＶＣＯ３０によって構成されているＰＬＬ回路の位相誤差信号Ｓ_E に応じて、ＰＬＬ回路がロック状態にあるか否かを判断する。 - 特許庁

To provide a semiconductor device provided with a PLL circuit which is suitable for a fine process and whose performance is improved.例文帳に追加

微細プロセスに好適で高性能化したＰＬＬ回路を備えた半導体装置を提供する。 - 特許庁

A PLL synthesizer dedicated to frequency control of a tuner circuit and a PLL synthesizer dedicated to a local signal generator are separately provided and the PLL synthesizer dedicated to the frequency control of the tuner circuit attains a solution by turning a voltage controlled oscillator to an integer (≥2) multiple oscillation frequency of a receiving frequency.例文帳に追加

同調回路の周波数制御専用のＰＬＬシンセサイザーと局部信号発生器専用のＰＬＬシンセサイザーを別々に備え、同調回路の周波数制御専用のＰＬＬシンセサイサイザーは、電圧制御発振器を受信周波数の２以上の整数倍の発振周波数にして解決する。 - 特許庁

A local oscillator 4 and/or a sampling signal generator may be controlled by a PLL.例文帳に追加

局部発振器４及び／又はサンプリング信号発生器６は、ＰＬＬ制御されるようにしてもよい。 - 特許庁

To provide a PLL circuit capable of reducing a reference leakage and suppressing phase noise.例文帳に追加

リファレンスリークを低減することができ、位相ノイズを抑制することができるＰＬＬ回路を提供する。 - 特許庁

To provide a high frequency signal processing unit in which high accuracy modulation can be achieved by a PLL circuit.例文帳に追加

ＰＬＬ回路による高精度な変調が実現可能な高周波信号処理装置を提供する。 - 特許庁

To provide a novel circuit configuration of a PLL circuit that includes a plurality of frequency division circuits.例文帳に追加

複数の分周回路を備えるＰＬＬ回路に関し、ＰＬＬ回路の新たな回路構成を提案する。 - 特許庁

To provide a PLL circuit that shortly and accurately locks to an oscillation signal of a predetermined frequency.例文帳に追加

短時間でかつ正確に、所望の周波数の発振信号にロック可能なＰＬＬ回路を提供する。 - 特許庁

Phase-locked loop (PLL) circuitry may be needed for operation of such receiver and/or transmitter circuitry.例文帳に追加

ＰＬＬ回路網は、そのような受信機および／または送信機回路網の動作に必要であり得る。 - 特許庁

When the synchronization locking is finished, the digital PLL circuit 22 outputs a synchronizing signal to the Q-factor control circuit 25, the Q-factor control circuit 25 sets the Q-factor control signal to a high level to increase the Q-factor of the digital PLL circuit 22, so as to enhance the synchronization storage capability of the digital PLL circuit 22.例文帳に追加

同期引込みが完了した時点で、デジタルＰＬＬ回路２２から同期信号をＱ値制御回路２５に出力し、Ｑ値制御回路２５からのＱ値制御信号を高値に設定して、デジタルＰＬＬ回路２２のＱ値を高くし、デジタルＰＬＬ回路２２の同期保持能力を向上させる。 - 特許庁

PHASE LOCKED LOOP CIRCUITS, OFFSET PLL TRANSMITTERS, HIGH FREQUENCY INTEGRATED CIRCUITS FOR COMMUNICATION AND RADIO COMMUNICATION SYSTEMS例文帳に追加

位相同期ループ回路、オフセットＰＬＬ送信機、通信用高周波集積回路及び無線通信システム - 特許庁

To provide a PLL circuit capable of preventing phase noise from occurring due to component tolerance.例文帳に追加

部品公差によって位相ノイズが発生するのを防止することができるＰＬＬ回路を提供すること。 - 特許庁

To provide a semiconductor integrate circuit in which no noise is superimposed on a clock signal generated by a PLL circuit.例文帳に追加

ＰＬＬ回路から生成されるクロック信号にノイズが乗らない半導体集積回路を提供する。 - 特許庁

A PLL reset switch 3 is also connected to the output terminal of the current output type phase comparator 1.例文帳に追加

また、ＰＬＬのリセット用スイッチ３を電流出力型位相比較器１の出力端に接続する。 - 特許庁

A phase deviation between the rotational reference signal S2 for which the PLL control is performed and a BD signal S26 is measured.例文帳に追加

ＰＬＬ制御したときの回転基準信号Ｓ２とＢＤ信号Ｓ６の位相偏差を測定する。 - 特許庁

At first, PLL performs control to synchronize the output signal of a VCO 132 with the wobble signal.例文帳に追加

まず、ＶＣＯ１３２の出力信号がウォブル信号に同期するようＰＬＬによる制御が行われる。 - 特許庁

To perform the phase adjustment of a transmission signal in a base band without providing a PLL tracking loop of an RF carrier.例文帳に追加

ＲＦキャリアのＰＬＬトラッキングループを設けることなく、ベースバンドで送信信号の位相調整をする。 - 特許庁

That is, signals which do not go through the intermediary of the digital low-pass filters 20, 21 are fed to the PLL loop.例文帳に追加

すなわち、ディジタル低域通過フィルタ２０，２１を介さない信号をＰＬＬループに供給する。 - 特許庁

Further, the counter circuit provides no noise to the PLL circuit in an ordinary operation.例文帳に追加

また、通常動作時にカウンター回路がＰＬＬ回路にノイズを与えることがないことを特徴とする。 - 特許庁

The PLL circuit includes a fractional divider for dividing frequencies of a VCO and an oscillation signal by fractions.例文帳に追加

ＰＬＬ回路は、ＶＣＯと発振信号を分数を用いて分周する分数分周器とを有する。 - 特許庁