「PLL」に関連した英語例文の一覧と使い方(18ページ目) - Weblio英語例文検索

To provide a PLL circuit with a digital controlled oscillator which can compensate a periodic error due to finite resolution of a TDC circuit used in the PLL circuit.例文帳に追加

デジタル制御発振器を持つＰＬＬ回路に用いられるＴＤＣ回路の有限な分解能により発生する周期性誤差を補償することが可能なＰＬＬ回路を提供する。 - 特許庁

In a high-frequency IC chip RF_CP 3 including a PLL circuit, for example, there are provided a plurality of voltage-controlled oscillation circuit blocks VCO_BK1 to VCO_BK3 inside the PLL circuit.例文帳に追加

例えば、ＰＬＬ回路を含む高周波ＩＣチップＲＦ＿ＣＰ３において、ＰＬＬ回路内に複数の電圧制御発振回路ブロックＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３を設ける。 - 特許庁

By controlling the PLL at the reception, the noise produced in the PLL is prevented from being leaked to the VCO and the reception circuit and causing interference.例文帳に追加

受信動作時にＰＬＬを制御することにより、ＰＬＬで発生する雑音がＶＣＯおよび受信系回路へ漏れ込んで千渉が発生することを防止することができる。 - 特許庁

To provide a semiconductor integrated circuit mounting a PLL for allowing an internal logic circuit to select and revise a frequency division ratio by itself without incurring malfunction of the internal logic circuit in changing a frequency division ratio of a frequency divider circuit of the PLL.例文帳に追加

ＰＬＬの分周回路の分周比を変更する場合に、内部ロジック回路の誤動作を招くことなく内部ロジック回路自身で分周比の切換え変更を行う。 - 特許庁

The second PLL circuit (80B) of the second integrated circuit is not connected to the output circuit and is connected to either one of the signal lines (70AC, 80AC) to which the PLL circuits of the first integrated circuit are connected.例文帳に追加

第２の集積回路の第２ＰＬＬ回路（80B）は、出力回路には接続されず、第１の集積回路のＰＬＬ回路が接続された信号線（70AC,80AC）のうちのいずれかと接続される。 - 特許庁

To provide a PLL circuit, a recording device, and a clock signal generating method by which a phase error of the PLL circuit by amplitude variation of an input signal can be reduced simply.例文帳に追加

入力信号の振幅変動によるＰＬＬ回路の位相誤差を簡便に低減することができるＰＬＬ回路、記録装置及びクロック信号生成方法を提供する。 - 特許庁

To provide a digital phase locked loop(PLL) circuit that causes no hazard to an output clock of the PLL when a delay output lead-out position of unit delay elements in multi-stage connection is changed.例文帳に追加

デジタルＰＬＬ回路において、多段接続された単位遅延素子の遅延出力引き出し位置を変更する時にＰＬＬ出力クロックにハザードが発生しないようにする。 - 特許庁

An edge is detected from a change point of input data and a phase difference of a PLL between the input data and a recovered clock is detected on the basis of the presence of the edge detection signal and a count of a PLL counter 5.例文帳に追加

入力データの変化点からエッジを検出し、このエッジ検出信号の有無とＰＬＬカウンタの計数値から再生クロックとのＰＬＬ位相差を検出する。 - 特許庁

A burst lock PLL circuit composed of a phase comparator 14, an LPF 16, a VCO 18 and a frequency divider 20 generates a sampling clock 44 synchronized with the reference signal 36 whose frequency is an integer times as high as the color burst signal 34.例文帳に追加

位相比較器14、LPF16、VCO18および分周器20から構成されるバーストロックPLL回路では、周波数がカラーバースト信号34の整数倍で、基準信号36に同期するサンプリングクロック44を生成する。 - 特許庁

To provide a PLL frequency synthesizer system capable of controlling a plurality of different PLL frequency synthesizer ICs without the need for provision of a plurality of 3-line serial data control signal pairs.例文帳に追加

複数の３線シリアルデータ制御信号対を用意することなく、異なる複数のＰＬＬ周波数シンセサイザＩＣを制御することが可能とするＰＬＬ周波数シンセサイザを提供する。 - 特許庁

To provide a clock signal reproducing PLL circuit, a clock signal reproducing method and an optical disk reproducing apparatus in which a clock signal synchronized with an RF signal can be stably reproduced.例文帳に追加

RF信号に同期させたクロック信号を安定して再生することができるクロック信号再生PLL回路及びクロック信号再生方法及び光ディスク再生装置を提供する。 - 特許庁

To save power consumption by reducing useless power consumption in a wireless communication apparatus which performs wireless communication using an output of a PLL circuit while that PLL circuit is locked.例文帳に追加

ＰＬＬ回路がロックしているときのそのＰＬＬ回路の出力を用いて無線通信を行う無線通信装置において、無駄な消費電力を低減して、消費電力を節減する。 - 特許庁

To provide a PLL synthesizer capable of suppressing a change of a PLL closed loop gain and suppressing a fluctuation of lock time or increase of a phase error even when a system frequency to be used is changed.例文帳に追加

使用するシステム周波数が変更された場合でも、ＰＬＬ閉ループゲインの変化を抑え、ロックタイムの変動や位相エラーの増加を抑えることができるＰＬＬシンセサイザを提供する。 - 特許庁

To solve a problem on the waste consumption of an electric current in a PLL when the supply of a CPU clock to an UART is kept without switching the PLL to a standby state, in the software stop mode of a CPU.例文帳に追加

ＣＰＵのソフトウェアストップモード時に、ＰＬＬをスタンバイ状態とせずに、ＵＡＲＴにＣＰＵクロックを供給したままとしているが、ＰＬＬの消費電流が無駄になってしまう。 - 特許庁

A communication device achieves wideband modulation where modulated data input in an oscillator is neither appeared for PLL to be disturbance nor limited by a PLL loop bandwidth by adopting a two-point modulation system in PLL 120a and 120b for carrying out frequency conversion of the modulated data.例文帳に追加

変調データの周波数変換を行なうＰＬＬにおいて２ポイント変調方式を採用することで、発振器に入力される変調データはＰＬＬにとって外乱とは見えなくなり、ＰＬＬのループ帯域幅に制限されない広帯域変調を実現することが可能となる。 - 特許庁

The signal outputted from the jitter generator is inputted to the PLL circuit 23 to be measured; the output signal is fetched into a waveform-measuring device 24; and response characteristics of the PLL circuit to be measured are evaluated by observing, measuring and/or analyzing frequency response characteristics of the PLL circuit to be measured.例文帳に追加

ジッタ発生器から出力される信号を被測定ＰＬＬ回路２３に入力し、その出力信号を波形測定器２４に取り込み、被測定ＰＬＬ回路の周波数応答特性を観測、測定及び／又は解析して、被測定ＰＬＬ回路の応答特性を評価する。 - 特許庁

The high-frequency apparatus, having a plurality of PLL circuits, comprises a buffer amplifier BUF1 inserted between those PLL circuits A on the side of feeding a reference signal used for phase comparison and those PLL circuits B on the side to be fed with the reference signal.例文帳に追加

本発明では、ＰＬＬ回路を複数有する高周波装置において、位相比較に用いる基準信号の供給側となるＰＬＬ回路Ａと、基準信号の被供給側となるＰＬＬ回路Ｂとの間に、バッファアンプＢＵＦ１を挿入した構成としている。 - 特許庁

The device is provided with a 1st PLL circuit for reproducing a wobble synchronizing clock and a 2nd PLL circuit for reproducing an RF synchronizing clock, and either one of an RF signal (reproduced information signal) or the wobble synchronizing clock is selected and inputted to the 2nd PLL circuit.例文帳に追加

ウォブル同期クロックを再生する第１ＰＬＬ回路と、ＲＦ同期クロックを再生する第２のＰＬＬ回路を備え、また、第２のＰＬＬ回路に対しては、ＲＦ信号（再生情報信号）とウォブル同期クロックの何れか一方を択一的に選択して入力させる。 - 特許庁

Power is supplied to a VCO of the PLL circuit 30 via the power supply regulating means 42, thereby suppressing the variations of power to be supplied to the VCO of the PLL circuit, reducing write clock jitter (fluctuation of an oscillation frequency of the PLL), and attaining improvement of image quality.例文帳に追加

電源調節手段４２を通してＰＬＬ回路３０のＶＣＯに電源を供給することで、ＰＬＬ回路のＶＣＯに供給する電源の電源変動を抑圧でき、書込みクロックジッタ（ＰＬＬの発振周波数の揺らぎ）を小さくし、画像品質の向上を図ることができる。 - 特許庁

A lock-up operation and a level detecting operation for the first PLL frequency synthesizer 3a and the third PLL frequency synthesizer 3c, and a lock-up operation and a level detection operation for the second PLL frequency synthesizer 4a and the fourth frequency synthesizer 4c are repeated alternately in the instrument.例文帳に追加

第１のＰＬＬ周波数シンセサイザ３ａおよび第３のＰＬＬ周波数シンセサイザ３ｃのロックアップ動作およびレベル検出動作と、第２のＰＬＬ周波数シンセサイザ４ａおよび第４のＰＬＬ周波数シンセサイザ４ｃのロックアップ動作およびレベル検出動作を交互に繰り返し行う。 - 特許庁

Phase noise of a PLL circuit is worse as the step frequency of the integer frequency dividing ratio type PLL circuit 1h becomes smaller (the frequency dividing ratio becomes larger) and also worse as the reference frequency of a reference signal generator 5 is lower as to the fraction type frequency dividing ratio type PLL circuit 1i.例文帳に追加

ＰＬＬ回路の位相雑音は、整数分周比型のＰＬＬ回路１ｈについてステップ周波数が小さくなる（分周比が大きくなる）ほど悪く、分数分周比型のＰＬＬ回路１ｉについて基準信号発生器５の基準周波数が低いほど悪くなる。 - 特許庁

In the phase noise-measuring apparatus that has a PLL circuit and an analysis section for measuring the phase noise of a device to be tested by a PLL detection method, the noise difference of the phase noise by a voltage- controlled oscillator in the PLL circuit is stored at the analysis section in advance to correct a phase noise measurement value.例文帳に追加

ＰＬＬ回路と解析部とを備えて、ＰＬＬ検波法により被試験デバイスの位相雑音を測定する位相雑音測定装置において、前記ＰＬＬ回路の電圧制御発振器による位相雑音の誤差分を解析部に予め記憶して、位相雑音測定値を補正する。 - 特許庁

The semiconductor device has a PLL circuit 11 for generating a PLL output clock by multiplying an oscillation clock, an internal circuit 13 which operates based on the PLL output clock and an oscillation stop detection circuit 12 for detecting the stop of the oscillation clock based on the oscillation clock and the PLL output clock and outputting the detected result to the internal circuit 13.例文帳に追加

本発明にかかる半導体装置は、発振クロックを逓倍したＰＬＬ出力クロックを生成するＰＬＬ回路１１と、ＰＬＬ出力クロックに基づいて動作する内部回路１３と、発振クロックとＰＬＬ出力クロックに基づいて発振クロックの停止を検出し、検出した結果を内部回路１３へ出力する発振停止検出回路１２と、を有するものである。 - 特許庁

To provide a high-frequency apparatus, which has a plurality of PLL circuits and is capable distributing a reference signal generated by any of the PLL circuits to the plurality of other PLL circuits and ensuring a stable reference signal level, at both PLL circuit on the reference signal feed side and those on the side to be fed with the reference signal.例文帳に追加

本発明は、複数設けられたＰＬＬ回路のうち、何れかのＰＬＬ回路で生成された基準信号を、他のＰＬＬ回路にも複数分配することが可能であり、かつ、基準信号の供給側及び被供給側となるＰＬＬ回路双方において、安定した基準信号レベルを確保することのできる高周波装置を提供することを目的とする。 - 特許庁

The signal generator for frequency hopping is provided with a first PLL circuit and a second PLL circuit for synchronizing phases to the same reference frequency, the first and second PLL circuits are alternately phase-locked from a frequency pull-in process and the oscillation frequencies of the first and second PLL circuit in the phase-locked state are alternately outputted.例文帳に追加

周波数ホッピングする信号発生器において、同一の基準周波数に位相同期する第１のＰＬＬ回路と第２のＰＬＬ回路とを設け、第１のＰＬＬ回路と第２のＰＬＬ回路とを交互に周波数引き込み過程から位相同期させ、位相同期した状態の第１又は第２のＰＬＬ回路の発振周波数を交互に出力している解決手段。 - 特許庁

The PLL lock detection circuit comprises a continuity detection unit for detecting whether a PLL lock state is continued for a few hours or not and a continuity detection unit for determining whether a PLL unlock state is continued for a few hours or not, PLL lock states are simultaneously detected by the continuity detection units and an R-S latch unit is provided for holding results of the detections.例文帳に追加

ＰＬＬロック状態が数Ｈ連続して継続しているかどうかの検出を行う連続性検出部と、ＰＬＬアンロック状態が数Ｈ連続して継続しているかどうかの判定行う連続性検出部を備え、これら連続性検出部によってＰＬＬのロック状態が同時に検出され、その検出結果を保持するＲ−Ｓラッチ部を備えている。 - 特許庁

When the timing of a circuit having a PLL block is verified by an event-driven type logic simulation method, a jitter value characteristic of the PLL block included in a target circuit is described in a delay library and added to or subtracted from the result obtained by timing verification, thereby performing the timing verification while the jitter value is taken into consideration according to whether the setup and hold of the target circuit are satisfied.例文帳に追加

PLLブロックを有する回路をイベントドリブン方式の論理シミュレーション方法でタイミング検証を行う場合、ターゲットとなる回路に含まれるPLLブロック固有のジッタ値を遅延ライブラリーに記述し、タイミング検証により得られた結果にジッタ値を加算もしくは減算し、ターゲットとなる回路のSetup／Holdを満足するか否かでジッタ値を考慮したタイミング検証を行う段階を有する。 - 特許庁

The Vreg from the voltage generation circuit 400 is applied to the VCO 560 of the PLL 500.例文帳に追加

ＰＬＬ５００のＶＣＯ５６０に、電圧発生回路４００からのＶｒｅｇが印加される。 - 特許庁

The circuit includes simpler circuit arrangement, compared with the conventional one for obtaining a bit clock using analog PLL (phase locked loop) circuit.例文帳に追加

アナログＰＬＬ回路を用いてビットクロックを得るものに比べて、簡単な回路構成となる。 - 特許庁

To provide a system and a method for generating a reset signal in a phase-locked loop (PLL) circuit.例文帳に追加

フェーズ・ロックド・ループ（ＰＬＬ）回路内でリセット信号を発生するシステム及び方法を提供する。 - 特許庁

Thus, the PLL circuit 44 can produce the clock without the need for carrying out phase locking.例文帳に追加

よってＰＬＬ回路４４は位相ロックを行うことなくクロックを生成することができる。 - 特許庁

To provide a PLL frequency synthesizer capable of varying a frequency over a broadband and generating a signal with an excellent C/N characteristic.例文帳に追加

広帯域な周波数可変が可能で、かつＣ／Ｎ特性が良い信号を発生すること。 - 特許庁

To provide a phase locked loop(PLL) with a reference switching mechanism that alleviates problems such as phase deviation with prior art.例文帳に追加

位相偏差等の問題を緩和する基準切替え機構を有するＰＬＬを提供する。 - 特許庁

1st and 2nd filters 16a and 16b of different characteristics are added to a PLL(phase locked loop) circuit.例文帳に追加

ＰＬＬ回路に、特性の相違する第一及び第二のフィルタ１６ａ，１６ｂを設ける。 - 特許庁

To provide a PLL circuit that is short in lockup time and does not reflects error signal onto post-stages.例文帳に追加

ロックアップ時間が短い、かつ誤差信号を後段に反映させないＰＬＬ回路を提供する。 - 特許庁

To provide a PLL circuit capable of expanding an oscillation frequency range while maintaining a low jitter.例文帳に追加

低ジッターを維持しつつ、発振周波数範囲を拡大できるＰＬＬ回路を提供する。 - 特許庁

A wobble PLL 2 generates a reference clock synchronized with the wobble signal to count it with a counter 4.例文帳に追加

ウォブルＰＬＬ２はウォブル信号に同期した基準クロックを発生し、カウンタ４でカウントする。 - 特許庁

To shorten a lockup time when operation conditions of a PLL circuit are changed.例文帳に追加

ＰＬＬ回路の動作条件変更時におけるロックアップタイム時間を短縮することを目的とする。 - 特許庁

Thus, a PLL is quickly led to a lock range in an initial stage of phase correction processing.例文帳に追加

これにより、位相補正処理の初期において、ＰＬＬのロックレンジへの引き込みを素早く行う。 - 特許庁

To provide a PLL circuit rapidly and obtaining low-noise characteristics, without fail.例文帳に追加

高速かつ確実に低雑音特性を得ることができるＰＬＬ回路を得ることを目的とする。 - 特許庁

To allow a multiple oscillation circuit to be small-sized and to have low-power without using a PLL circuit.例文帳に追加

逓倍発振回路を、ＰＬＬ回路を使用することなく、省サイズ化及び低パワー化する。 - 特許庁

A control section 14 has a control board 60 with an FPGA 61 and a PLL circuit 66.例文帳に追加

制御部１４は、ＦＰＧＡ６１とＰＬＬ回路６６とを備えた制御基板６０を有する。 - 特許庁

A low-pass filter 107 constituting the PLL is applied with a maximum voltage of the circuit to be charged.例文帳に追加

ＰＬＬを構成するローパスフィルタ１０７に対して回路の最大電圧を与えて充電する。 - 特許庁

By using the PLL circuits 30, 40 of two-step constitution, instability of the system clock is prevented.例文帳に追加

このような２段構成のＰＬＬ回路３０、４０により、システムクロックの不安定化を防止する。 - 特許庁

The PLL feedback signal is fed back to a phase comparison means 2 via a signal transmission circuit 5.例文帳に追加

このＰＬＬ帰還信号は信号伝達回路５を介して位相比較手段２へ帰還される。 - 特許庁