「PLL」に関連した英語例文の一覧と使い方(59ページ目) - Weblio英語例文検索

A method to decrease the video clock frequency includes steps of: detecting momentum for lowering the video clock frequency; lowering the video clock frequency within a range in which a circuit using the video clock, such as a PLL (Phase-Locked Loop) circuit can track the frequency fluctuation; and repeating the step for lowering the video clock frequency, until the video clock frequency modified with the step reaches a predefined frequency.例文帳に追加

ビデオ・クロックの周波数を下げる契機を検出するステップと、ビデオ・クロックを使用する回路（例えばＰＬＬ（Phase Lock Loop）回路）が当該周波数変動に追従できる範囲においてビデオ・クロックの周波数を下げるステップと、ビデオ・クロックの周波数を下げるステップを、当該ステップにより変更されたビデオ・クロックの周波数が所定の周波数になるまで繰り返すステップとを含む。 - 特許庁

Since the output signal from the charge pump circuit 35 includes no error component produced in that of a conventional PLL circuit, resulted from the conduction start times of the upper and lower operating TRs close to each other and the effect of the faster conduction imposed on the slower conduction, superimposing a compensation electric charge on the output signal by a compensation circuit 37 can completely delete a ripple current.例文帳に追加

このため、上側及び下側動作トランジスタの導通開始時刻が近接して、早いほうの導通が遅いほうの導通に影響を与えることで従来生じていた誤差成分が、チャージポンプ回路３５の出力信号に含まれなくなるので、その出力信号に補償回路３７で補償電荷を重畳すると、完全にリップル電流を消去することができる。 - 特許庁

In a frequency modulation circuit 1 for generating a frequency modulated signal by impressing a modulated signal to an input of a VCO 11 of the PLL circuit, the output of a phase comparator 13 is inputted to the VCO 11 by an open/close switch 15 only, while the voltage of the modulated signal lies within a predetermined range in proximity to a center voltage.例文帳に追加

ＰＬＬ回路のＶＣＯ11の入力に被変調信号を印加することによってＦＭ変調信号を生成するように構成されたＦＭ変調回路１において、開閉スイッチ15によって、被変調信号の電圧が中心電圧近傍の所定範囲内にある期間においてのみ位相比較器13の出力がＶＣＯ11へ入力されるように構成した。 - 特許庁

An automatic adjustment circuit 20 in the PLL circuit detects deviation of the oscillation frequency range on the basis of voltage outputted by a phase comparator 14, the number of frequency divisions of a first frequency divider 17 and frequency information outputted from a reference oscillator 16, and adjusts the oscillation frequency range of a voltage-controlled variable oscillator 11 according to the detected deviation.例文帳に追加

ＰＬＬ回路１０における自動調整回路２０は、位相比較器１４が出力する電圧と第一の分周器１７の分周数と基準発振器１６から発せられる周波数情報とに基づいて、発振周波数の範囲のずれを検知し、検知されたずれに応じて、電圧制御可変発振器１１の発振周波数の範囲を調整する。 - 特許庁

This clock generating circuit (digital PLL circuit) is provided with a clock comparator 2 that compares an external clock with a comparison clock corresponding to an internal clock, a delay element stage 6 that includes a plurality of delay elements delaying a signal corresponding to the internal clock, and a delay stage control circuit 4 that controls the delay elements in the delay element stage 6 in response to an output of the clock comparator 2.例文帳に追加

本発明によるクロック生成回路（ディジタルＰＬＬ回路）は、外部クロックと内部クロックに対応する比較クロックとを比較するクロック比較器２と、内部クロックに対応する信号を遅延する複数の遅延素子を含む遅延素子段６と、クロック比較器２の出力に応じて遅延素子段６における遅延素子を制御する遅延段制御回路４とを備える。 - 特許庁

In a control circuit 200, when a reception detecting circuit 70 detects reception of a burst signal, frequency of a local signal used for down conversion is changed by every 400 Hz by controlling a PLL circuit 30 every time when 128 symbols in a carrier regeneration code CR are received, and the above process is performed as far as a carrier regeneration detecting circuit 120 detects regeneration of a carrier.例文帳に追加

制御回路２００は、受信検出回路７０がバースト信号の受信を検出すると、搬送波再生符号ＣＲを１２８シンボルを受信する毎に、ＰＬＬ回路３０を制御して、ダウンコンバートに用いるローカル信号の周波数を４００Ｈｚづつ可変させ、この制御を搬送波再生検出回路１２０が搬送波再生を検出するまで行う。 - 特許庁

To provide a phase comparator capable of increasing a converging speed when a phase difference between an externally received signal and a clock signal internally generated is large and enhancing the stability of the clock when both the phases are almost coincident so as to reduce production of jitter, and to provide a PLL circuit and a CDR circuit employing the phase comparator.例文帳に追加

外部から入力される信号と内部で発生されるクロック信号との間の位相差が大きい場合には収束速度を早め、両者の位相がほぼ一致した場合には、クロックの安定性を向上させてジッタが発生するのを低減することができる位相比較器、ならびにこの位相比較器を用いたＰＬＬ回路およびＣＤＲ回路を提供する。 - 特許庁

An electronic device 90 on the receiving side includes a PLL circuit 78 which generates an internal clock signal ICLK synchronized with a frequency of the external clock signal BLCK serially transmitted from the external control device 91, and a control data extracting circuit 93 which extracts the control data CTLD superimposed on the external clock signal ECLK from the internal clock signal ICLK.例文帳に追加

受信側の電子装置９０は、外部制御装置９１からシリアル伝送される外部クロック信号ＢＬＣＫの周波数と同期した内部クロック信号ＩＣＬＫを生成するＰＬＬ回路７８と、内部クロック信号ＩＣＬＫに基づき、外部クロック信号ＥＣＬＫに重畳された制御データＣＴＬＤを抽出する制御データ抽出回路９３とを備える。 - 特許庁

In this PLL circuit for generating a clock signal based on an EFM signal supplied to a phase comparator 11, an open loop transfer function is constituted variably by using variable capacity diodes VC1, VC2 as a loop filter 13, and the variable capacity diodes VC1, VC2 can be used by changing the capacity thereof in jitter measurement of the optical disk having a different jitter specification.例文帳に追加

位相比較器１１に供給されるＥＦＭ信号に基づいてクロック信号を生成するＰＬＬ回路であり、ループフィルタ１３に可変容量ダイオードＶＣ１、ＶＣ２を使用することによって、開ループ伝達関数を変更可能に構成し、ジッタ規格の異なる光ディスクのジッタ計測において上記可変容量ダイオードＶＣ１、ＶＣ２の容量を可変して使用することができる。 - 特許庁

The semiconductor integrated circuit device 1 comprises: an input terminal 10 for inputting a reference frequency signal SG; a bandpass filter circuit 20 connected with the input terminal 10 for passing the reference frequency signal SG; and a PLL circuit 30 for inputting an output signal of the band pass filter circuit 20 as a reference signal via a CMOS inverter circuit INV2.例文帳に追加

半導体集積回路装置１は、基準周波数信号ＳＧを入力する入力端子１０と、入力端子１０に接続され、基準周波数信号ＳＧを通過させるバンドパスフィルタ回路２０と、バンドパスフィルタ回路２０の出力信号をＣＭＯＳインバータ回路ＩＮＶ２を介して基準信号として入力するＰＬＬ回路３０と、を備える。 - 特許庁

In the FM modulation circuit that modulates an output of a VCXO 4 and a VCO 5 being components of a PLL loop with a rectangular wave to attain FM modulation, a control circuit 1 simultaneously outputs rectangular waves with different levels and the same phase and waveform to the VCXO 4 and the VCO 5 so as to modulate the outputs of the VCXO 4 and the VCO 5.例文帳に追加

ＰＬＬループを構成するＶＣＸＯ４およびＶＣＯ５に矩形波で変調をかけてＦＭ変調するＦＭ変調回路において、制御回路１によってＶＣＸＯ４およびＶＣＯ５のそれぞれにレベルのみが異なり位相および波形が同一の矩形波を各別に同時に出力して、ＶＣＸＯ４およびＶＣＯ５に変調をかけるようにした。 - 特許庁

The pulse width modulator comprises a selector 15 for selecting one of a plurality of pulses of different phase generated from a PLL circuit 1, a section 16 for delaying the phase of a selected pulse analogically, and a section 18 for generating a pulse width based on a reference signal and a pulse having specified phase lag from the analog delay section 16.例文帳に追加

ＰＬＬ回路１で生成された位相の異なる複数のパルスのうちの１つのパルスを選択するセレクタ１５と、セレクタ１５により選択されたパルスの位相をアナログ的に遅延させるアナログ遅延部１６と、アナログ遅延部１６により位相が一定量遅れたパルスと基準となる基本信号とによりパルス幅を生成するパルス幅生成部１８とから構成されている。 - 特許庁

A charge pump circuit input control mechanism which controls input of the charge pump circuit 5 in accordance with output signal Do of the circuit 5 is incorporated in the PLL frequency synthesizer circuit which has a phase comparison device 4 for phase comparison of standard signal fr with comparison signal fp and a charge pump circuit 5 driven by phase difference signals ϕR, ϕP from the phase comparison device 4.例文帳に追加

基準信号ｆｒと比較信号ｆｐとの位相比較を行なう位相比較器４と、位相比較器４よりの位相差信号φＲ、φＰにより駆動されるチャージポンプ回路５とを備えて成るＰＬＬ周波数シンセサイザ回路に於いて、チャージポンプ回路５の出力信号Ｄｏに基づいて、チャージポンプ回路５への入力制御を行うチャージポンプ回路入力制御手段を設ける。 - 特許庁

The television signal processing apparatus 200 for receiving the input of the composite video signal from the television signal receiver 100 includes: a PLL circuit 32 for generating a clock signal synchronously with a synchronizing signal on the basis of a phase difference between the synchronizing signal separated from the composite video signal and a frequency-divided system clock; and a video signal adjustment section for adjusting the video signal separated from the composite video signal.例文帳に追加

テレビジョン信号受信装置からコンポジット映像信号の入力を受けるテレビジョン信号処理装置であって，前記コンポジット映像信号から分離された同期信号との位相差に基づき，前記同期信号に同期した前記クロック信号を生成するＰＬＬ回路と，前記コンポジット映像信号から分離された映像信号を調整する映像信号調整部とを有する。 - 特許庁

The electrophotographic printer which forms a latent image on a photoreceptor by a laser beam generating means and a rotary polygon mirror making a scan with a laser beam has a means of changing rotational speed of the rotary polygon mirror motor according to print resolution or/and a printing speed and a means of switching loop filters of a PLL control circuit according to the rotational speed of the rotary polygon mirror motor.例文帳に追加

レーザ・ビーム発生手段と、前記レーザ・ビームを走査する回転多面鏡により潜像を感光体に形成する電子写真印刷装置において、印刷解像度または印刷速度、またはその両方によって上記回転多面鏡モータの回転数を切替える手段と、回転多面鏡モータの回転数によりＰＬＬ制御回路のループフィルタを切替える手段とを有する。 - 特許庁

The PLL circuit is provided with a selection circuit 7, which outputs a reference value Vr as a control voltage Vcnt to VCO 8, when the voltage Va outputted from a low-pass filter 5 exceeds the reference voltage Vr from a reference voltage generating circuit 6 and outputs the voltage Va as a control value Vcnt to VCO 8, when the voltage Va is lower than or equal to the reference voltage Vr.例文帳に追加

ローパスフィルタ５から出力された電圧Ｖａが基準電圧発生回路６からの基準電圧Ｖｒを超えると、基準電圧Ｖｒを制御電圧ＶｃｎｔとしてＶＣＯ８に出力し、電圧Ｖａが基準電圧Ｖｒ以下であると、電圧Ｖａを制御電圧ＶｃｎｔとしてＶＣＯ８に出力する選択回路７を設けるようにした。 - 特許庁

The PLL circuit is provided with a generating means 2 that generates reference signals, variable frequency dividers 4, 7 that frequency-divide an output signal of a voltage controlled oscillator VCO and output each feedback signal, a phase comparator 10 that compares a phase of each feedback signal with a phase of each reference signal and a variance circuit 8 that corrects a residue of N/n (N>n and N and n are integers).例文帳に追加

複数の基準信号を発生する発生手段２と、電圧制御発振器ＶＣＯの出力信号を分周し、各帰還信号を出力する複数の可変分周器４，７と、各帰還信号と各基準信号を位相比較する位相比較器１０とを備え、Ｎ／ｎ（Ｎ＞ｎで、Ｎとｎは整数）の余り部を補正する分散回路８を設ける。 - 特許庁

A PLL loop by phase comparison is constituted of a phase comparator 1 for detecting the phase difference between EFM signals 4, for which analog signals read from a disk are digitized and reproducing clock PCK signals 5, a loop filter 2 for filtering-processing the detected phase difference and a control oscillator 3 for controlling the frequency, based on the output of the loop filter 2 and outputting the PCK signals 5.例文帳に追加

ディスクから読みとったアナログ信号をデジタル化したＥＦＭ信号４と再生クロックＰＣＫ信号５との位相差を検出する位相比較器１と、検出された位相差をフィルタリング処理するループフィルタ２と、このループフィルタ２の出力に基づいて周波数を制御されＰＣＫ信号５を出力する制御発振器３とで位相比較によるＰＬＬループが構成される。 - 特許庁

In the semiconductor integrated circuit (high frequency IC) for communication which can operate in a mode for receiving a signal subjected to phase modulation and amplitude modulation and a mode for receiving a single subjected only to phase modulation, a frequency band of the loop filter (634) in a PLL circuit is switched to become wide in a reception mode and becomes narrow in a transmission mode.例文帳に追加

位相変調および振幅変調された受信信号を受信するモードと位相変調のみされた受信信号を受信するモードとで動作可能な通信用半導体集積回路（高周波ＩＣ）において、ＰＬＬ回路のループフィルタ（６３４）の周波数帯域を、受信モードでは大きく、送信モードでは小さくなるように切り替え設定するようにした。 - 特許庁

To obtain a clock generation circuit having a PLL circuit and capable of evading the generation of abnormality at the switching of clocks independently of the signal levels of a current reference frequency dividing clock and a switched reference frequency dividing clock and the signal level of a comparing frequency dividing signal at the switching of clocks, and capable of sharply easing limitation in frequencies to be used for an input reference clock.例文帳に追加

クロック切り替え時において、現状の基準分周クロックと切り替わり先の基準分周クロックの信号レベルや、比較分周信号の信号レベルに関わらず、クロック切り替え時の異常を回避することができ、更に入力基準クロックに用いる周波数の制限を大幅に緩和することができる、ＰＬＬ回路を有したクロック生成回路を得る。 - 特許庁

To provide a clock data recovery circuit wherein a gain of a voltage-controlled oscillator at phase comparison can be designed small by always carrying out the phase comparison and frequency comparison in parallel, a fast response of a PLL for phase synchronization can be designed, and voltage adjustment at a frequency comparator side can cope with even a case of occurrence of external temperature variations and power supply voltage fluctuations.例文帳に追加

周波数比較と位相比較を常時並行して行い、位相比較時の電圧制御発振器のゲインを小さく設計できると共に、位相同期のためのＰＬＬの応答性も速く設計することができ、外部の温度変動や電源電圧変動が起こった場合でも周波数比較側の電圧調整で対応できるクロックデータリカバリ回路を得る。 - 特許庁

The clock group generating circuit has a PLL configuration including a VCO(voltage controlled oscillator) having inverter type delay stages whose buildup time and decay time can be controlled through the variation of bias voltages NBIAS and PBIAS used to drive power supply side and ground side current source transistors(TRs), and the VCO generates clock signals whose phases differ from each other.例文帳に追加

クロック群発生回路は、電源側と接地側の電流源トランジスタを駆動するバイアス電圧ＮＢＩＡＳおよびＰＢＩＡＳを可変させることによって立ち上がり時間と立ち下がり時間が制御可能な複数のインバータ型遅延段を含むＶＣＯを有したＰＬＬの構成を有しており、このＶＣＯから位相が異なる複数のクロック信号が生成される。 - 特許庁

An image data processor of the present invention includes: a reference clock output circuit 21 which outputs a reference clock; a plurality of processors 1 to 4 for image processing; and a plurality of external PLL circuits 11 to 14 which are provided by the processors 1 to 4 for image processing and synchronize output clocks output from the corresponding processors 1 to 4 for image processing with the reference clock.例文帳に追加

本発明に係る画像データ処理装置は、基準クロックを出力する基準クロック出力回路２１と、複数の画像処理用プロセッサ１〜４と、各画像処理用プロセッサ１〜４ごとに設けられ、対応する画像処理用プロセッサ１〜４から出力される出力クロックを基準クロックに同期させる複数の外部ＰＬＬ回路１１〜１４とを備える。 - 特許庁

An illumination timing signal generating circuit 43 in a light source device 3 generates an illumination timing signal, outputs it to a motor drive control circuit 35 and allows it to sequentially determine the illumination timing of illuminations, transmits it to an imaging device 4 via a communication cable 13 and allows a PLL circuit 23 to generate an imaging timing signal phase-synchronized to the illumination timing signs.例文帳に追加

光源装置３内の照明タイミング信号生成回路４３は、照明タイミング信号を発生して、モータ駆動制御回路３５に出力し面順次照明の照明タイミングの決定させると共に、通信ケーブル１３を介して撮像装置４に送信し、ＰＬＬ回路２３によりこの照明タイミング信号に位相同期した撮像タイミング信号を生成させる。 - 特許庁

The apparatus has a line for connecting the output of a VCO 4 in a PLL circuit to a frequency counter 17, to feed the counter 17 with a clock signal 16 for measuring the output frequency of the VCO 4.例文帳に追加

ＰＬＬ回路内のＶＣＯ４の出力を周波数カウンター１７に接続し、ＶＣＯ４の出力周波数測定のためのクロック信号１６をその周波数カウンター１７に供給するラインを有し、ＰＬＬロックするための選局データを供給して、ＰＬＬがロックアップ動作を開始すると同時に、クロックごとにＶＣＯ４の出力周波数を順次測定するとともにクロック数を測定し、測定結果を記憶する。 - 特許庁

The angular velocity sensor has a constitution wherein a timing switching means 128 selects a constant voltage output device 134 when an output signal from an amplitude decision circuit 124 is of a prescribed value or below, and a constant voltage is input to a voltage control oscillator 129, and the timing switching means 128 is provided in a PLL circuit 121 and a starting mode signal is output from the timing switching means 128.例文帳に追加

本発明の角速度センサは、振幅判定回路１２４からの出力信号が所定の値以下である場合にタイミング切替手段１２８が定電圧出力器１３４を選択して、定電圧が電圧制御発振器１２９に入力されるとともに、ＰＬＬ回路１２１にタイミング切替手段１２８を設け、このタイミング切替手段１２８から起動モード信号を出力する構成としたものである。 - 特許庁

When a receiving side receives the OFDM-modulated radio signal into which a pilot symbol has been inserted similarly to the radio signal, a pilot symbol extracting circuit 14 extracts the pilot symbol from a modulation signal of the received radio signal, a PLL circuit 15 generates a local signal by making the extracted pilot symbol into a reference signal; and a mixer 13 frequency-converts the received radio signal using the local signal.例文帳に追加

受信側で、上記無線信号と同様にパイロットシンボルが挿入されＯＦＤＭ変調された無線信号を受信すると、パイロットシンボル抽出回路１４は受信した無線信号の変調信号からパイロットシンボルを抽出し、ＰＬＬ回路１５は、抽出されたパイロットシンボルをリファレンス信号にしてローカル信号を生成し、ミキサ１３は、このローカル信号により受信した無線信号を周波数変換する。 - 特許庁

A reference counter 261a is set to the same frequency as a frequency (40 kHz or 60 kHz) of a long-wave standard radio signal received by a long-wave standard radio receiving unit 120 in a PLL 260a, and a local oscillation frequency output from a VCO (voltage controlled oscillator) 280 is divided into a frequency (reference frequency) of the reference counter 261a also for a fractional N divider 264.例文帳に追加

ＰＬＬ２６０ａにおいて長波標準電波受信部１２０で受信した長波標準電波信号の周波数（４０ｋＨｚまたは６０ｋＨｚ）と同じ周波数にリファレンスカウンタ２６１ａを設定し、またフラクショナルＮデバイダー２６４についてもリファレンスカウンタ２６１ａの周波数（リファレンス周波数）にＶＣＯ（電圧制御発振器）２８０が出力する局部発振周波数を分周する。 - 特許庁

The timing signal generation section 114 computes a clock count of the periodic signal accepted from the PLL circuit 112, generates a clock count of the periodic signal corresponding to the delay setting to 32 scanning lines and adjusts the lighting timing of the 32 beams through the delay circuit 102 to the amount of delay less than a clock of the reference clock necessary for the delay setting.例文帳に追加

また、タイミング信号生成部１１４は、遅延設定に対してさらに必要な基準クロックの１クロック分未満の遅延量に対し、ＰＬＬ回路１１２から受入れた周期信号の必要なクロック数を算出し、３２本の走査線それぞれに対する遅延設定に対応する周期信号のクロック数をタイミング信号として生成し、遅延回路１０２を介して３２本の光ビームの点灯タイミングを調整する。 - 特許庁

The clamp pulse generating circuit is configured with a PLL circuit for generating an intermediate signal synchronously with a reference signal, an AND circuit for generating a timing signal with a leading edge synchronously with a trailing edge of the reference signal by carrying out logical product arithmetic operation between the reference signal and the intermediate signal, and a clamp pulse forming circuit to form a clamp pulse on the basis of the timing signal.例文帳に追加

本発明では、基準信号に同期した中間信号を生成するためのＰＬＬ回路と、前記基準信号と前記中間信号との論理和演算を行うことによって前記基準信号の後縁に同期した前縁を有するタイミング信号を生成するためのＡＮＤ回路と、前記タイミング信号に基づいてクランプパルスを形成するためのクランプパルス形成回路とでクランプパルス生成回路を構成した。 - 特許庁

A local oscillation frequency amplified by the PLL circuit 21 is shifted by shifting the fundamental frequency of a crystal oscillator 22 and then even when two or more receiving circuits select the same local oscillation frequency, mutual interference between local oscillators is reduced to prevent purity deterioration in local oscillation frequency, thereby obtaining excellent reception characteristics.例文帳に追加

また、水晶発振子２２の基本周波数を変位させることでＰＬＬ回路２１によって増幅される局部発信周波数を変位させることにより、少なくとも２つ以上の受信回路が同一の局部発信周波数を選択した場合であっても、各局部発振器間の相互干渉を低減し局部発振周波数の純度劣化を防止することができ、良好な受信特性が得られる。 - 特許庁

The device of higher reliability is provided wherein a PLL is constituted of a digital circuit, a phase system control level and a frequency system control level are calculated by frequency rectifying timing, an error amount is obtained to execute the correction of the error, thereby realizing phase synchronization and stable gain switching within a short time, and the digital signal processing of PRML or the like is used in device application.例文帳に追加

ＰＬＬをディジタル回路で構成し、周波数整定タイミングにおいて位相系制御レベルと周波数系制御レベルに演算し、誤差量を求め誤差の補整を施すことにより、短期間での位相同期及び安定したゲイン切替が実現でき、装置適用においてはＰＲＭＬ等のディジタル信号処理を使用することができより高信頼性を実現した装置を提供することができる。 - 特許庁

To provide a magnetic bearing control device and method allowing the frequency of external force to pass through a critical speed even when the external force different from the rotational frequency of a rotor acts, advancing the phases of frequency bands except rotation synchronous components, not missing tracking even when acceleration and deceleration of a rotating body are fast, and not requiring a PLL (Phase Locked Loop) for extracting the rotation synchronous components.例文帳に追加

ロータの回転周波数と異なる外力が作用する場合でも、その外力の周波数を危険速度を通過させることができ、回転同期成分以外の周波数帯域の位相を進めることができ、回転体の加減速が早い場合でもトラッキングが外れることがなく、回転同期成分を抽出するＰＬＬ（フェーズロックドループ）が不要である磁気軸受制御装置と方法を提供する。 - 特許庁

A rotation synchronizing signal synchronizing accurately with rotation of the disk is obtained by a disk rotation means 124 rotating the disk, an information playback means 121 playing back information already recorded in the disk and outputting an information playback signal, a clock generating means 102 generating a demodulation clock, and a PLL circuit operated so that a frequency dividing signal of the demodulation clock is phase-synchronized with a FG signal.例文帳に追加

ディスクを回転させるディスク回転手段１２４と、ディスクに既記録されている情報を再生し情報再生信号を出力する情報再生手段１２１と、復調クロックを生成するクロック生成手段１０２と、復調クロックの分周信号がＦＧ信号と位相同期するよう動作するＰＬＬ回路１０７とによってディスク回転に正確に同期した回転同期信号を得る。 - 特許庁

The secondary PLL circuit has a control coefficient generating circuit which generates the control coefficient on basis of the timing phase vector signal, a first level adjusting circuit which performs level adjustment of a control coefficient from a control counting and generating circuit on a logarithmic axis having units of 6 dB, and a second adjusting circuit which performs fine adjustment of the control coefficient from the first level adjusting circuit by ±6 db levels.例文帳に追加

この２次ＰＬＬ回路は、タイミング位相ベクトル信号に基づき制御係数を発生する制御係数発生回路と、制御計数発生回路からの制御係数につき６ｄＢ単位での対数軸上におけるレベル調整を行う第１のレベル調整回路と、第１のレベル調整回路からの制御係数について±６ｄＢレベルの微調整を行う第２のレベル調整回路とを有する。 - 特許庁

The horizontal distortion correcting device HDCp which corrects the horizontal distortion of an image due to the assembly precision of the CRT display device displaying the image by scanning a video signal Si according to the horizontal synchronizing signal included in the video signal Si includes a PLL 14 which supplies the horizontal deflecting current Ihd to a video signal controller 12 displaying the image on the CRT 24 by deflecting an electron beam.例文帳に追加

映像信号（Ｓｉ）に含まれる水平同期信号に基づいて、映像信号（Ｓｉ）を走査して画像を表示するＣＲＴディスプレイ装置の組立精度に起因して生じる画像の水平歪みを補正する水平歪み補正装置（ＨＤＣｐ）は、電子ビームを偏向して、該ＣＲＴ上に画像を表示させる映像信号制御器（１２）に、水平偏向電流（Ｉｈｄ）を供給するＰＬＬ（１４）を含む。 - 特許庁

In the key input device equipped with a frequency-setting circuit, to set the frequency for radio transmission of data using PLL (a phase locked oscillator) or a crystal oscillator, the objective is solved by the key input device, having the frequency data used for the frequency setting stored on a frequency data store means connected to the frequency-setting circuit.例文帳に追加

上記課題は、ＰＬＬ（位相同期発振回路）又は水晶発振子を用いてデータを無線送信するための周波数の設定を行う周波数設定回路を備えるキー入力装置において、前記周波数の設定に用いられる周波数データを、前記周波数設定回路と接続される周波数データ記憶手段に記憶することを特徴とするキー入力装置にて解決される。 - 特許庁

Various image processing clocks PCLK1 can be generated from same reference clock by providing means 12 for resetting a first frequency division circuit 8 with a reset pulse 1 synchronized with a sync signal and the output VCLK from a PLL circuit 3 and generating a first image processing clock PCLK1 thereby setting the frequency division ratio N of a variable frequency division circuit 4 basically from a serial data.例文帳に追加

同期信号とＰＬＬ回路３の出力ＶＣＬＫとに同期したリセットパルス１で第１の分周回路８をリセットし、第１の画像処理クロックＰＣＬＫ１を生成する画像処理クロック生成手段１２を備えることで、基本的にシリアルデータから可変分周回路４の分周比Ｎを設定すれば、同一の基準クロックから様々な画像処理クロックＰＣＬＫ１を生成できる。 - 特許庁

The tuner circuit includes a local oscillator 56, frequency dividers 57, 66 and a tuning voltage converter 74 to convert a tuning voltage of the local oscillator 56 outputted from a PLL circuit 73 into a tuning voltage of single tuned filters 52, 62, and double tuned filters 54, 64, so that the tuner circuit can receive a broadband channel including consecutive VHF broadcast bands and consecutive UHF broadcast bands.例文帳に追加

局部発振器５６と分周器５７，６６と同調電圧変換器７４を備えることにより、ＰＬＬ回路７３から出力される局部発振器５６の同調電圧を単同調フィルタ５２，６２および複同調フィルタ５４，６４の同調電圧に変換することで、連続するＶＨＦ放送帯域とＵＨＦ放送帯域の広帯域なチャンネルを受信できるチューナ回路を実現することができる。 - 特許庁

An active filter employed in a PLL circuit having two charge pump circuits at the post-stage of a phase comparator comprises a first circuit element connected between the output of one charge pump circuit and the earth, a second circuit element connected between the output of the other charge pump circuit and the earth, and a voltage adder for adding the voltage across the first circuit element and the voltage across the second circuit element.例文帳に追加

位相比較器の後段に２つのチャージポンプ回路を備えるＰＬＬ回路内で用いられるアクティブフィルタが、一方のチャージポンプ回路の出力とアースとの間に接続される第１の回路要素と、他方のチャージポンプ回路の出力とアースとの間に接続される第２の回路要素と、第１、第２の回路要素のそれぞれの両端の電圧を加算する電圧加算器とを備える。 - 特許庁

A local signal controller 89 controls PLL 80-1 to 80-m and mixers 81-1 to 81-m to convert magnetic resonance signals to be processed in magnetic resonance signals of plural receiving channels to signals of plural effective channels determined within a first frequency band, and to convert magnetic resonance signals of the other channels to those of determined within a second frequency band different from the first frequency band.例文帳に追加

ＰＬＬ80-1，80-2…，80-mおよびミキサ81-1，81-2…，81-mではローカル信号制御器８９の制御の下に、複数の受信チャネルの磁気共鳴信号のうちの処理の対象となる磁気共鳴信号を第１の周波数帯域内に定められた複数の有効チャネルの信号に変換するとともに、その他のチャネルの磁気共鳴信号を第１の周波数帯域とは異なる第２の周波数帯域に定められたチャネルの信号に変換する。 - 特許庁

Since the PLL circuit includes a voltage-controlled oscillator 101, a loop filter 110, a charge pump 109 for controlling a voltage of the loop filter 110 in a no-oscillation state of the voltage-controlled oscillator 101, the voltage of the charge pump 109 can be controlled to be a voltage equivalent to that at which the voltage-controlled oscillator 101 is oscillated in a prescribed frequency.例文帳に追加

本発明のＰＬＬ回路は、電圧制御発振器１０１と、ループフィルタ１１０と、電圧制御発振器１０１が発振していない状態において、ループフィルタ１１０の電圧を制御するチャージポンプ１０９を備えているから、電圧制御発振器１０１が発振していない状態においても、チャージポンプ１０９の電圧を電圧制御発振器１０１が所定の周波数で発振している状態における電圧に制御することができる。 - 特許庁

The radio communication system equipped with PLL circuits 132 and 133 having plural oscillation circuits 15A and 15B for processing at least two transmitting signals and receiving signals of different frequency bands by switching the oscillation circuits is provided with a reset means 17 for resetting the voltage of filter capacitor 14 to a prescribed voltage on the basis of a signal from a control means 150 when switching the oscillation circuits.例文帳に追加

複数の発振回路（１５Ａ，１５Ｂ）を有するＰＬＬ回路（１３２，１３３）を備え、発振回路を切り替えることで互いに周波数帯の異なる２以上の送信信号および受信信号を処理可能にされた無線通信システムにおいて、上記発振回路を切り替える際に、上記制御手段（１５０）からの信号に基づいてフィルタ容量（１４）の電圧を所定の電圧にリセットするリセット手段（１７）を設けるようにした。 - 特許庁

Frequency variation of a PLL by undesirable power potential variation is minimized by canceling frequency variation caused by power potential variation of the voltage controlled oscillator and frequency variation caused by variation of the voltage controlled oscillator (VCO) control terminal by performing constant number multiplication of undesirable power potential variation of the voltage controlled oscillator (VCO) and providing the power potential variation to a voltage controlled oscillator (VCO) control terminal.例文帳に追加

電圧制御発振器（ＶＣＯ）の望ましくない電源電位変動を定数倍し、電圧制御発振器（ＶＣＯ）制御端子に与えることにより、電圧制御発振器（ＶＣＯ）の電源電位変動によって引き起こされる周波数変動と電圧制御発振器（ＶＣＯ）制御端子変動によって引き起こされる周波数変動とを相殺することで、望ましくない電源電位変動によるＰＬＬの周波数変動を最小化するものである。 - 特許庁

Namely, the circuit for expanding the variation range of the cathode-side potential of the varicap diode 111 from the output voltage range of a PCO is provided in the charge pump 13 and the voltage variation range of the charge pump 13 is made very large to secure the locking of the PLL 10 without doing adjusting operation unlike before even if reverse voltage-electrostatic capacity characteristics of the varicap diode 111 are fluctuated by the components.例文帳に追加

つまり、バリキャップダイオード１１１のカソード側電位の可変範囲をＰＣＯの出力電圧範囲から拡張するための回路をチャージポンプ１３内に設け、チャージポンプ１３の電圧可変範囲を飛躍的に大きくすることにより、バリキャップダイオード１１１の逆電圧−静電容量特性が部品ごとにばらついても、従来のような調整作業を行う必要なしに、ＰＬＬ１０がロック可能となることを保証する。 - 特許庁