「PLL」に関連した英語例文の一覧と使い方(54ページ目) - Weblio英語例文検索

This image display device is provided with a picture signal processing circuit 21 processing an input picture signal, a PLL circuit 4 generating a clock signal, a discriminating means 1 discriminating the format of the input picture signal, and a designating means designating the format of an image to be displayed.例文帳に追加

映像表示装置に、入力映像信号を処理する映像信号処理回路２１と、クロック信号を生成するＰＬＬ回路４と、入力映像信号の形式を判別する判別手段１と、表示させる映像の形式を指定する指定手段とを備えた。 - 特許庁

To provide a TBC(Time Base Correction) circuit that can carry out TBC processing through digital signal processing without using a PLL circuit, employ one line memory for the TBC processing and the time base magnification/reduction processing, and reduce distortion due to skew at high- speed in spite of less number of components.例文帳に追加

ＰＬＬ回路を用いずにデジタル信号処理によってＴＢＣ処理を行なえるとともに、ＴＢＣ処理と時間軸の拡大、縮小処理を併せて１つのラインメモリで実現し、少ない素子数でスキューによるゆがみの収束が早いＴＢＣ回路を実現することを課題とする。 - 特許庁

To solve the problem that a low noise and a stabilized characteristics of a PLL circuit are not made compatible by using the same reference current source when a reference current from a single reference current source is supplied to a charge pump, then a trade-off between the noise and the characteristics is required and both are restricted accordingly.例文帳に追加

チャージポンプに単一の参照電流源から参照電流を供給するようにした場合、同一の参照電流源で低ノイズと安定した特性とを両立することは困難であり、両者のトレードオフがＰＬＬ回路のノイズと特性を律則する。 - 特許庁

To provide a digital PLL circuit and semiconductor integrated circuit which can prevent an oscillation frequency variable range from becoming narrow because of a cyclic clip, that is generated in a coarse adjustment interval, when adjusting an oscillation frequency of an oscillation circuit by switching coarse adjustment and fine adjustment capacitors.例文帳に追加

粗調整用と微調整用のコンデンサを切り替えて発振回路の発振周波数を調整する際に、粗調整区間に生じるサイクルスリップに起因して発振周波数可変範囲が狭くなるのを回避可能なデジタルＰＬＬ回路及び半導体集積回路を提供することである。 - 特許庁

A PLL circuit 14a outputs a second clock to a read counter 20a, a transmission use wireless frame processing section 122a, and a frame modulation section 124a so that a first timing signal from an interface section 100 and a second timing signal from a read counter 20a may be in phase.例文帳に追加

ＰＬＬ回路１４ａは、インターフェース部１００からの第１タイミング信号と読出カウンタ２０ａからの第２タイミング信号とが同相となるように、第２クロックを読出カウンタ２０ａ、送信用無線フレーム処理部１２２ａ及びフレーム変調部１２４ａに出力する。 - 特許庁

The imageing device is composed so that output of a multi-channel division area sensor is digitized, a PLL for multiplying a pixel clock of the area sensor is provided to both of a substrate on the area sensor side and a substrate on the main side, and an image signal digitized by using the multiplied clock is serially transmitted between the substrates.例文帳に追加

多チャンネル分割エリアセンサの出力をデジタル化し、エリアセンサ側基板とメイン側基板との双方に当該エリアセンサの画素クロックを逓倍するＰＬＬを具備し、前記基板間を、当該逓倍したクロックを用いてデジタル化した画像信号をシリアル伝送することを特徴とする撮像装置。 - 特許庁

Inside the main sheet, a synthesizer circuit 124 is provide with a pulse generator 42 for generating a rectangular wave pulse for synchronizing for the width of 1T or 2T and when the EFM signal is not transmitted, this rectangular wave pulse for synchronizing is transmitted in place of this EFM signal so that the operation of the PLL circuit 50 can be stabilized.例文帳に追加

メインシート内の合成回路１２４には１Ｔまたは２Ｔ幅の同期用方形波パルスを発生するパルス発生器４２を設け、ＥＦＭ信号が伝送されない時にこれに代えて該同期用方形波パルスを伝送し、ＰＬＬ回路５０の動作を安定させた。 - 特許庁

To a PLL part provided with a VCO 21, a frequency divider 22, a phase comparator 23 and a loop filter 24, modulation is applied, by controlling the frequency division ratio of the frequency divider 22 with a frequency division ratio generation part 29, and the control voltage of the VCO 21 by a control signal generating part 30.例文帳に追加

ＶＣＯ２１と、分周器２２と、位相比較器２３と、ループフィルタ２４とを有するＰＬＬ部に対して、分周比生成部２９によって分周器２２の分周比を、制御信号生成部３０によってＶＣＯ２１の制御電圧を制御して変調を行う。 - 特許庁

Since time of eleven bits is secured from the fourth-bit after the CRC bit of the present slot to the end of an SS bit of a succeeding slot, the PLL circuit can end the oscillation frequency deviation processing within the time and the wireless relay apparatus normally receives the succeeding slot.例文帳に追加

現スロットのＣＲＣビット後の４ビット目から次スロットのＳＳビットの終わりまで１１ビットの時間があるので、ＰＬＬ回路はこの時間内に発振周波数偏移処理を終了することができ、無線中継装置は次スロットの受信を正常に行う。 - 特許庁

A rotary encoder 24 detects information of recording position in the main scanning direction X on a PS plate 12 by a light beam L emitted from an optical unit 34 and a PLL circuit constituting a record sync signal generating unit 30 generates an original clock based on the information of recording position.例文帳に追加

ロータリーエンコーダ２４により、ＰＳ版１２に対する光学ユニット３４から出射される光ビームＬによる主走査方向Ｘの記録位置情報を検出し、この記録位置情報に基づいて、記録同期信号生成ユニット３０を構成するＰＬＬ回路により原クロックを発生する。 - 特許庁

In order to reduce the area of a charge pump PLL, one may separate proportional component and integral component of the loop filter voltage, and add additional circuitry so as to make the integral component appear as though it is affected by a much larger value of capacitance than is actually used.例文帳に追加

チャージ・ポンプＰＬＬの面積を縮小するために、ループ・フィルタ電圧の比例成分と積分成分を分離し、別の回路を追加して、積分成分が、実際に使用されたよりもはるかに大きな容量値によって影響を受けたかのように見えるようにすることができる。 - 特許庁

To provide a PLL (Phase-Locked Loop) circuit capable of flexibly coping with a difference in a jitter environment or characteristics of a voltage control oscillator, by easily changing the parameter of a gradient of voltage control in response to the difference in the jitter environment or the characteristics of the voltage control oscillator.例文帳に追加

ジッタ環境や電圧制御発振器の特性の差異に応じて、電圧制御発振器への電圧制御勾配のパラメータ変更を容易に行うことができ、ジッタ環境や電圧制御発振器の特性の差異に柔軟に対応できるＰＬＬ回路を提供する。 - 特許庁

To provide a simplified automatic frequency controller which solves the problem, wherein the conventional automatic frequency control circuit requires expensive components, such as microcomputers and PLL circuits that make the circuit complicated and which is mountable on feeble radio equipment, on a small circuit scale.例文帳に追加

従来の自動周波数制御回路がマイクロコンピュータやＰＬＬ回路といった高価な部品を必要とし回路が複雑化する問題を解決し、微弱無線機に搭載可能な回路規模が小さい簡易型の自動周波数制御装置を提供することを目的とする。 - 特許庁

A carrier reproduction PLL circuit detects a phase error between a digital signals Ich105 and Qch106 and a reference signal and produces a carrier by establishing synchronism for the digital signals Ich105 and Qch106, respectively, based on a differential signal indicative of the phase error.例文帳に追加

搬送波再生ＰＬＬ回路は、ディジタル信号Ｉｃｈ１０５およびＱｃｈ１０６と基準信号との位相誤差を検出し、その位相誤差を示す差分信号に基づいてディジタル信号Ｉｃｈ１０５およびＱｃｈ１０６のそれぞれの同期を確立して搬送波を生成する。 - 特許庁

To provide a voltage-controlled oscillation circuit that expands variable range of the voltage to be applied to a variable capacitance diode even if the maximum available value of the control voltage generated in a PLL circuit controlling oscillation frequency decreases to low voltage, and has a simple circuit configuration to reduce the size of an oscillator.例文帳に追加

発振周波数を制御するＰＬＬ回路で生成可能な制御電圧の最大値を低電圧化しても、可変容量ダイオードに印加される電圧の可変範囲を広げることができ、しかも簡単な回路構成で実現でき、発振器の小型化を図ること。 - 特許庁

By a method for matching a phase lock loop (PLL) used for detecting frequencies with a distance control system, using changes in vibration frequencies to changes in the distance between the probe and the surface of the sample as a voltage control oscillator, and matching them with a reference frequency, the distance between the probe and the surface of the sample is controlled.例文帳に追加

周波数検出に用いる位相同期ループ（ＰＬＬ）を距離制御系と一致させ、プローブ・試料表面の距離変化に対する振動周波数の変化を電圧制御発振器として用い、基準周波数に合わせる方法によりプローブ・試料表面の距離制御を行なう。 - 特許庁

A distance sensor 100 is configured so that a frequency division ratio N of a frequency divider 4 for 1/N frequency division of a reference clock signal F1 generated by an oscillator 2 and a frequency division ratio N of a frequency divider 10 for 1/N frequency division of a reference clock signal F2 generated by a PLL 8 are variable.例文帳に追加

距離センサ１００は、発振器２が生成した基準クロック信号Ｆ１を１／Ｎ分周する分周器４の分周比Ｎと、ＰＬＬ８が生成した参照クロック信号Ｆ２を１／Ｎ分周する分周器１０の分周比Ｎとを可変として構成される。 - 特許庁

To prevent operation from being made to be unstable by temperature, in a PLL (phase locked loop) apparatus which specifies whether an amplitude level of a reference frequency signal from the outside is settled within a proper range, and supplies a control voltage to a voltage controlled oscillator in accordance with whether the amplitude level is inside or outside of the proper range.例文帳に追加

外部からの基準周波数信号の振幅レベルの適正範囲内を特定し、その適正範囲の内外に応じて電圧制御発振器に制御電圧を供給するＰＬＬ装置において、温度により動作が不安定になることを防ぐこと。 - 特許庁

To provide a drive device which drives an actuator provided with a movable part to be driven and a drive part to drive the movable part by a PLL circuit to perform a resonance drive, which allows a definite phase entrainment (phase lock-in) in a short time and further suppresses increase in circuit scale and cost.例文帳に追加

被駆動部材となる可動部とそれを駆動する駆動部とを備えて成るアクチュエータをＰＬＬ回路で駆動し、機械共振駆動を行わせる駆動装置において、短時間でかつ確実な位相引き込み動作を可能にし、さらに回路規模の増大やコストアップを抑える。 - 特許庁

The signal line-driving circuit 2, the scanning line-driving circuit 3, and the DCK-PLL circuit 6 are stopped when a driving control signal supplied from the pause control circuit 9 is at a low level, and are driven when the supplied driving control signal is at a high level.例文帳に追加

上記信号線駆動回路２、走査線駆動回路３及び上記ＤＣＫ−ＰＬＬ回路６は、休止制御回路９から供給された駆動制御信号がローレベルのときに停止状態となり、供給された駆動制御信号がハイレベルのときに駆動状態となる。 - 特許庁

The PLL oscillation circuit 110 inputs a delay control signal according to a delay amount calculated so that the reference signal and a signal according to the oscillation signal have substantially the same phase, to each of the delay element circuits 121-124 and the delay element circuits 125-127.例文帳に追加

ＰＬＬ発振回路１００は、基準信号と、発振信号に応じた信号と、が略同位相となるように算出された遅延量に応じた遅延制御信号を遅延素子回路１２１〜１２４、及び遅延素子回路１２５〜１２７の各々に対して入力する。 - 特許庁

A first clock signal CK1 outputted from the first programmable frequency divider 40 is defined as a reference clock signal for generating the stereo composite signal S2, and a second clock signal CK2 outputted from the second programmable frequency divider 42 is defined as a reference clock signal of the PLL circuit.例文帳に追加

第１プログラマブル分周器４０から出力される第１クロック信号ＣＫ１を、ステレオコンポジット信号Ｓ２を生成するための基準クロック信号とし、第２プログラマブル分周器４２から出力される第２クロック信号ＣＫ２を、ＰＬＬ回路の基準クロック信号とする。 - 特許庁

To provide a PLL circuit having an automatic regulating function of a free-running frequency of a voltage-controlled oscillator (VCO) without influence of the stability of a circuit to the operation stability without the need for a circuit for generating a reference clock signal of high stability.例文帳に追加

高度の安定性を有する基準クロック信号を発生するための回路を必要とせず、従って、動作安定性がそのような回路の安定性によって影響されることのない、電圧制御発振器（ＶＣＯ）の自走周波数の自動調整機能を有するＰＬＬ回路を提供する。 - 特許庁

To obtain a PLL circuit where a rapid frequency and phase fluctuation of a synchronizing clock being its output can be minimized by minimizing the fluctuation in a feedback voltage to a voltage controlled oscillator when an input clock is interrupted in a phase synchronization state.例文帳に追加

位相同期状態時に入力クロックが断した場合に、電圧制御型発振器へのフィードバック電圧の変動を最小限に抑えることにより、ＰＬＬ回路出力の同期クロックの急激な周波数並びに位相の変動を最小限に抑えることが可能なＰＬＬ回路を提供する。 - 特許庁

If the result is out of the range, it is decided that the failure occurs in the frequency of the external clock signal, a stop signal is output to CLK stop circuits 4 and 9 by the circuit 17 to prevent input of the external clock signal to DP-PLL circuits 5 and 10.例文帳に追加

許容範囲外となった場合には、外部クロック信号の周波数に異常が起きたと判断し、判定回路１７より停止信号をＣＬＫ停止回路４、９に対して出力し、ＤＰ−ＰＬＬ回路５、１０に外部クロック信号を入力することを防止する。 - 特許庁

The signal outputted from the BPF 9 is, after being made to phase data by a phase computing element 10, formed to be phase data e and frequency data f of a signal phase-synchronized with the wobble signal by a PLL consisting of a phase comparator 11, a loop filter computing element 12 and a digital VCO 13.例文帳に追加

ＢＰＦ９から出力された信号は、位相演算器１０により位相データとされた後、位相比較器１１、ループフィルタ演算器１２及びディジタルＶＣＯ１３からなるＰＬＬにより、ウォブル信号に位相同期した信号の位相データｅと周波数データｆとされる。 - 特許庁

The PLL circuit has a phase detector 1, a charge pump 2, a loop filter 3, and a voltage-controlled oscillator 4 which are connected in a loop, and includes a charge pump 7 for acceleration which can operate in parallel to the charge pump 2, and a control means 5 of controlling the operation timing of the charge pump 7 for acceleration.例文帳に追加

ループに接続された位相検出器１、チャージポンプ２、ループフィルタ３、電圧制御発振器４を備えた本発明のＰＬＬ回路は、チャージポンプ２と並列動作可能な加速用チャージポンプ７、加速用チャージポンプ７の動作タイミングを制御する制御手段５を備えて構成される。 - 特許庁

Besides, a PLL circuit is composed of the A/D converter 17, the adaptive equalizer 16, a phase error detecting circuit 9, a phase shift circuit 42, a D/A converter 11, a loop filter 12 and a variable frequency oscillating circuit 14 and a clock signal 15 becomes a clock with a phase synchronized to reproduced data.例文帳に追加

また、ＡＤ変換器１７、適応イコライザ１６、位相誤差検出回路９、位相シフト回路４２、ＤＡ変換器１１、ループフィルタ１２および可変周波数発振回路１４でＰＬＬ回路を構成し、クロック信号１５は、再生されたデータに位相同期したクロックとなる。 - 特許庁

This sector period is divided by a specified value, then the periodic error between a reference signal GCLK having a short period proportional to the sector period and a frequency dividing signal PCLK such that the output of the PLL 24 producing a clock signal synchronized with the reproduced data is frequency-divided by a specified value, is detected.例文帳に追加

前記セクタ周期を所定の値で割り前記セクタ周期に比例した短い周期の基準信号ＧＣＬＫと、前記再生データに同期したクロック信号を生成するＰＬＬ２４の出力を所定の値で分周した分周信号ＰＣＬＫとの間の周期誤差が検出される。 - 特許庁

The apparatus also includes a parallel-serial conversion circuit 109 which transmits data of a subject image outputted by the image pickup device 105 and a PLL circuit 112 which controls an operation frequency of the parallel-serial conversion circuit 109 according to a length of a horizontal blanking period of the operation mode.例文帳に追加

そして、撮像素子１０５から出力される被写体像のデータを伝送するパラレル／シリアル変換回路１０９と、動作モードの水平ブランキング期間の長さに応じてパラレル／シリアル変換回路１０９の動作周波数を制御するＰＬＬ回路１１２とを備える。 - 特許庁

To provide an optical recording medium that extracts a clock precisely from a fine clock mark, conducts PLL synchronization in switch of an information recording zone precisely and at high speed, and prevents deteriorating a reproduction signal from a track located in a zone boundary in a physical format of ZCAV formula.例文帳に追加

ＺＣＡＶ方式の物理フォーマットにおいて、ファインクロックマークからのクロックの抽出を確実に行い、情報記録ゾーンの切り替わりでのＰＬＬ同期を確実に且つ高速度で行い、ゾーン境界に位置するトラックからの再生信号を劣化させない光記録媒体を提供する。 - 特許庁

When the user selects a VIDEO mode of the television receiver, the high frequency response is enhanced, a fluctuation in a PLL circuit caused by a vertical synchronizing signal is constrained in a blanking period and a filter is selected so as to suppress a bent in longitudinal lines on an upper part of a screen in the case of reproducing a software source with copy guard.例文帳に追加

またテレビジョン受信機のＶＩＤＥＯモードを選択すると高域応答性を上げ、コピーガードソフト再生時には、垂直同期信号によって起こるＰＬＬ回路の変動を垂直ブランキング期間内へ収め、画面上部での縦線の曲がりを抑えるようフィルタを切り替える。 - 特許庁

A 47h-code pulse E to be detected from a TS packet of a received signal by a 47h-code detector 4 is supplied to a phase difference detection circuit 15 after performing frequency-dividing by n by a divider 14, and phase difference K (=Δψ) with a clock F1 from a divider 8 of a PLL circuit is detected.例文帳に追加

４７コード検出器４で受信信号のＴＳパケットから検出される４７ｈコードパルスＥは、分周器１４でｎ分周された後、位相差検出回路１５に供給され、ＰＬＬ回路の分周器８からのクロックＦ１との位相差Ｋ（＝Δφ）が検出される。 - 特許庁

First and second calibration signals 308, 309 are fed to a discrimination circuit unit 102 of a PLL unit 100A and to an adder 116 and demodulated at a demodulator 111 and then fed to a modulation signal control circuit 115 after being passed through a low pass filter 113 and a high pass filter 114.例文帳に追加

第１及び第２のキャリブレーション信号３０８、３０９は、ＰＬＬ部１００Ａの分周部１０２及び加算器１１６に与えられ、復調器１１１で復調され、低域通過フィルタ１１３及び高域通過フィルタ１１４を通過した後に変調信号制御回路１１５に与えられる。 - 特許庁

The PLL circuit is provided with two kinds of phase comparators 1, 2 and a phase comparator with high precision is selected depending on the quantity of a phase difference between an input signal and an output of an oscillator 6 and an output of the selected phase comparator is given to a loop filter 5 so as to obtain high frequency accuacy and phase accuracy.例文帳に追加

２種類の位相比較器１，２を備え、入力信号と発振器６出力との間の位相差の大小によって精度の高い方の位相比較器を選択してループフィルタ５への入力とすることにより高い周波数精度と位相精度を得る。 - 特許庁

When the lock-detecting signal of the PLL circuit 60 indicates an unlock state in the case of the interrupt of reference signal supply, etc., an amplifier 57 and a variable attenuator 58 arranged on the passage route of the private incoming signal are controlled to block the transmission of the private incoming signal onto the transmission line L.例文帳に追加

基準信号の供給が途絶える等してＰＬＬ回路６０のロック検出信号がアンロック状態を示した場合、棟内上り信号の通過経路上に設けた増幅器５７及び可変減衰器５８を制御して、棟内上り信号の伝送線Ｌ上への送出を阻止する。 - 特許庁

Further, when the data amount of the buffer memory becomes smaller than the specified amount, the power is supplied to the spindle motor to increase the number of rotation, and the focus and tracking control are started for a pickup, and when the PLL is synchronized, the pickup is positioned to the address previously being held, then the read-out of the data is restarted.例文帳に追加

更に、バッファメモリのデータ量が一定量以下になったらスピンドルモータに電力を供給し、回転数を上げ、ピックアップをフォーカス及びトラッキング制御を開始し、ＰＬＬが同期したら、先に保持しておいたアドレスへピックアップを位置決めし、データの読み出しを再開する。 - 特許庁

Hereby, the parallel control signal inputted through the parallel input terminal 12 is selected by a control signal selection circuit 14 and imparted to a PLL (phase locked loop) circuit 3, and the oscillation frequency of the VCO 1 which is an inspection object is changed, and the oscillation frequency variable region is confirmed.例文帳に追加

よって、このパラレル入力端子１２を介して入力されるパラレル制御信号が制御信号選択回路１４で選択されて、ＰＬＬ回路３に与えられ、検査対象となるＶＣＯ１の発振周波数が変更されて、発振周波数可変域が確認される。 - 特許庁

This system, this device, and this method make use of a time-based counter circuit configuration in which a fixed frequency clock is derived from a PLL of a clock generation circuit of the microprocessor and is used to be fed to external and internal timebase logic and a timebase accumulator counter.例文帳に追加

本システム、装置、および方法は、固定周波数クロックが、マイクロプロセッサのクロック生成回路のＰＬＬから導出され、外部タイムベース・ロジックおよび内部タイムベース・ロジックならびにタイムベース・アキュムレータ・カウンタに供給するのに使用される、タイムベースト・カウンタ回路構成を利用する。 - 特許庁

To provide a voltage-controlled oscillator, a PLL circuit using this, and a variable delay device used for these, allowing operation at a low power voltage without increasing a leakage current, and also to relax lowering of oscillation frequency, in order to lower the power voltage.例文帳に追加

リーク電流を増大させることなく、低い電源電圧で動作させることができ、しかも電源電圧の低電圧化に伴う発振周波数の低下を緩和できる電圧制御発振器、これを用いたＰＬＬ回路、及びこれらに使用する可変遅延器を提供する。 - 特許庁

A CPU 13 conducts a phase setting having several steps in a PLL circuit 14, stores the phase detection result of the phase of the circuit 14 at each step, determines the phase, at which the result becomes a maximum, as an optimum and sets the optimum phase in the circuit 14.例文帳に追加

ＣＰＵ１３は、ＰＬＬ回路１４に数段階の位相設定を行い、各段階のＰＬＬ回路１４の位相における位相検出結果を記憶し、位相検出結果が最大であった時の位相を最適として、最適な位相をＰＬＬ回路１４に設定する。 - 特許庁

An upper limit value/lower limit value detection circuit detects and stores the upper limit value and the lower limit value of an output of the loop filter when the PLL circuit is locked, the stored upper/lower limit values are input to a limit circuit, and the limit circuit regulates the output of the loop filter to a value between the upper/lower limit values.例文帳に追加

ロックしたときのループフィルタの出力の上限値と下限値を上限値／下限値検出回路で検出して保持し、この保持した上下限値をリミット回路に入力し、このリミット回路でループフィルタの出力を前記上下限値の間の値に規制するようにした。 - 特許庁

To realize filter characteristics equivalent to the conventional ones without causing secondary problems such as increase in circuit area, circuit complexity and resistance due to miniaturization of a capacitive element, with respect to a low-pass filtering circuit suitable for use as a loop filter in a PLL and a DLL.例文帳に追加

ＰＬＬやＤＬＬにおけるループフィルタとしての使用に好適な低域ろ波回路について、容量素子の小型化に伴う回路面積、回路複雑度および抵抗値の増大などの副次的な問題を発生させることなく、従来と同等のフィルタ特性を実現する。 - 特許庁

To provide a phase synchronizing circuit which suppresses a transient response generated in the output of a PLL circuit in both cases where a reference input turns off from a normal state, and where the reference input returns to the normal state from the off state.例文帳に追加

本発明は位相同期回路に関し、基準入力が正常な状態からオフになった時、或いはオフの状態から正常に復帰した時の何れの場合もＰＬＬ回路の出力に生じる過渡応答を抑えることができる位相同期回路を提供することを目的としている。 - 特許庁

In a second PLL frequency synthesizer circuit 18, a phase inverting circuit 9 inverts the phase of a reference clock ftcxo supplied from a TCXO2, and generates a phase shift signal ftcxo', and supplies it to a second reference frequency-divider 10.例文帳に追加

第２ＰＬＬ周波数シンセサイザ回路１８では、位相反転回路９は、図２（Ａ）に示すように、ＴＣＸＯ２から供給される基準クロックｆｔｃｘｏの位相を反転させて、図２（Ｂ）に示すように、位相シフト信号ｆｔｃｘｏ’を生成し、第２基準分周器１０に供給する。 - 特許庁