「PLL」に関連した英語例文の一覧と使い方(51ページ目) - Weblio英語例文検索

A PLL circuit consisting of a VCO circuit 2, a frequency dividing circuit 3, a reference frequency circuit 1, a phase comparing circuit 4, and a loop filter circuit 5 is used and an adder circuit 7 inputs a modulating signal to the VCO circuit 2.例文帳に追加

ＶＣＯ回路２と、分周回路３と、基準周波数回路１と、位相比較回路４と、ループフィルター回路５とから構成されるＰＬＬ回路を用い、加算回路７により、変調信号をＶＣＯ回路２に入力させるように構成する。 - 特許庁

A signal for data synchronization is outputted from a data signal separated from the wobble signal, a clock generation circuit 13 and a PLL circuit 14 generate a recording clock from the wobble signal, and synchronous deviation is detected on the basis of relation between the signal for data synchronization and the recording clock.例文帳に追加

その中から分離されたデータ信号からデータ同期用信号が出力され、ウォブル信号からクロック生成回路１３及びＰＬＬ回路１４により記録クロックが生成され、これらの関係から同期ずれを検出する。 - 特許庁

Related to a cell phone 1, at buffering an oscillation signal outputted from a PLL oscillating circuit 37, a buffer circuit 38 simultaneously generates higher harmonic components f2, f3,... with a frequency f1 of the oscillation signal as a fundamental wave, to output.例文帳に追加

携帯電話機１において、バッファ回路３８は、ＰＬＬ発振回路３７より出力される発振信号をバッファリングする際に、発振信号の周波数ｆ１を基本波とする高調波成分ｆ２，ｆ３，…をも同時に発生させて出力する。 - 特許庁

When the power supply voltage of 1.00 V is supplied to the core A, a clock skew between the cores A, B can be reduced by switching a selector C22 so as to output a clock signal directly inputted from a PLL circuit 10.例文帳に追加

コアＡに１．００Ｖの電源電圧が供給される場合には、ＰＬＬ回路１０から直接入力されたクロック信号を出力するようにセレクタＣ２２を切り替えることにより、コアＡとコアＢとの間のクロックスキューを低減できる。 - 特許庁

To provide an inexpensive, power consumption reduced and lightweight wireless receiver comprising a double super-heterodyne reception circuit without using a VCO, PLL circuit, frequency control CPU and the like conventionally used for a wireless receiver in a standard manner.例文帳に追加

従来、無線受信機に標準的に用いられていたＶＣＯやＰＬＬ回路や周波数制御用ＣＰＵを用いることなくダブルスーパーヘテロダイン受信回路を構成した安価で低消費電力で軽量な無線受信機を提供する。 - 特許庁

When transferring data from the PLL control IC 1 to the CPU 4 oppositely, the data are temporarily transferred through the local bus 6 to the interface circuit 7 of the demodulation IC 2 and transferred from the interface circuit 7 of the demodulation IC 2 through the bus 5 to the CPU 4 later.例文帳に追加

逆に、ＰＬＬ制御ＩＣ１からＣＰＵ４にデータを転送する場合は、ローカルバス６を介して一度復調ＩＣ２のインターフェース回路７に転送した後に、復調ＩＣ２のインターフェース回路７からＣＰＵ４へバス５を介して転送する。 - 特許庁

The address decoding circuit 28 operates exclusive OR of binarized wobble signal and a reference clock signal generated by a PLL circuit from the wobble signal, and calculates a ratio in which the exclusive OR becomes 1 for each half period of the reference clock signal.例文帳に追加

アドレスデコード回路２８は、２値化されたウォブル信号と、ウォブル信号からＰＬＬ回路で生成された基準クロック信号との排他的論理和を演算し、基準クロック信号の半周期毎に排他的論理和が１となる比率を算出する。 - 特許庁

To provide a frequency modulation circuit which can modulate a broadband frequency, without prolonging the response time of an automatic control system more than necessary, in the frequency modulation circuit using a PLL circuit.例文帳に追加

ＰＬＬ回路を用いたＦＭ変調回路において、当該ＦＭ変調回路における自動制御系の応答時間を必要以上に長くすることなく、広帯域のＦＭ変調を行うことができるＦＭ変調回路を提供すること。 - 特許庁

Thus, since the control voltages VN and VP can be respectively generated, the fluctuation in the control voltage VN caused by the noise accomparing the clock signal generated by the PLL can be prevented from creeping into the control voltage VP.例文帳に追加

これにより、制御電圧ＶＮ，ＶＰをそれぞれ個別に生成することができるのでＰＬＬが生成するクロック信号に伴って発生するノイズなどによる制御電圧ＶＮの変動を制御電圧ＶＰに回り込むのを防止することができる。 - 特許庁

To provide a PLL circuit capable of enhancing a general versatility of voltage-current converter and also enhancing yields with reducing variations of characteristics of voltage-current conversion due to process fluctuations.例文帳に追加

電圧電流変換器の汎用性を高めることができると共に、プロセス変動による電圧電流変換特性のばらつきを低減させることができ歩留まりを向上させることができる電圧制御発振器を備えたＰＬＬ回路を得る。 - 特許庁

The internal analog PLL circuit 3 receives the reference clock delay signal 12 and the feedback delay signal 14 and controls the phase of an output clock signal 16 so as to make the phase difference between them to be a stationary phase difference.例文帳に追加

内部アナログＰＬＬ回路３は、基準クロック遅延信号１２とフィードバック遅延信号１４を入力して、その位相差が内部アナログＰＬＬ回路３のもつ定常位相誤差となるように出力クロック信号１６の位相を制御する。 - 特許庁

Changing the drive current of a current-controlled type oscillator 21 provided in the oscillation section 20 by the output signal SCPD of the PLL section 30 adjusts the oscillated frequency of the oscillation section 20 so as to keep the local frequency 2fLOC constant.例文帳に追加

発振部２０に設けた電流制御型発振器２１の駆動電流をＰＬＬ部３０の出力信号Ｓ_CPDで変化させることにより、発振部２０の発振周波数を調整し、もってローカル周波数２ｆ_LOCを一定に保持する。 - 特許庁

A leading phase detection circuit 7 outputs a control signal for inverting the synchronous reproduction clock signal to the VCO circuit when the PLL circuit is judged to be in a synchronized state and when the phase difference detected by the phase comparator circuit exceeds the set value.例文帳に追加

進み位相検出回路７は、同期した状態と判定され、且つ位相比較回路で検出された位相差が設定値を超えた時に同期再生クロック信号を反転させるための制御信号をＶＣＯ回路へ出力する。 - 特許庁

To provide a PLL apparatus in which a frequency signal that is synchronized with a reference frequency signal from outside is output from a voltage-controlled oscillator, wherein frequency deviation is suppressed even when a fault occurs in the reference signal from outside.例文帳に追加

外部からの基準周波数信号に電圧制御発振部からの周波数信号を同期させて出力するＰＬＬ装置において、外部からの基準信号に不具合が生じても周波数の変動が抑えられるようにすること。 - 特許庁

Otherwise, the oscillator is further provided with a control means for the operation, amplitude and frequency of a spreading signal, a frequency dividing ratio setting means for a programmable divider in the PLL circuit, an IC pad and an external terminal for setting the operation of these means from the outside.例文帳に追加

あるいは更に、拡散信号の動作・振幅・周波数の制御手段、ＰＬＬ回路中のプログラマブルデバイダーの分周比設定手段、およびそれらの手段の動作を外部から設定するためのＩＣパッドおよび外部端子を備えたこと。 - 特許庁

A phase control part 21 of the PLL circuit where a charge pump part is divided into two of an integrating part 20 and the phase control part 21 outputs differential outputs, and two outputs are connected by a resistance element R to eliminate a bias difference, and thus a stable low-voltage operation is realized.例文帳に追加

チャージポンプ部を積分部２０と位相制御部２１との２つに分けたＰＬＬ回路の位相制御部２１を差動出力とし、２つの出力を抵抗素子Ｒで接続してバイアス差をなくして、安定かつ低電圧動作を実現する。 - 特許庁

By the picture clock selecting part 12, the picture PLL clock is outputted to a picture/audio decoding process part 5 as the picture clock, and the audio reference clock is outputted to an audio D/A converting part 10 by the audio clock selecting part 17 as the audio clock.例文帳に追加

画像クロック選択部１２は、画像音声復号処理部５に画像クロックとして画像ＰＬＬクロックを出力し、音声クロック選択部１７は、音声Ｄ／Ａ変換部１０に音声クロックとして音声基準クロックを出力する。 - 特許庁

The rotation control of a spindle motor 102 for driving an optical disk 101 includes the control by an FG signal proportional to the number of rotation of the motor and the rotation control by the information of the number of rotation from a wobble PLL means for forming a clock synchronized with the wobble.例文帳に追加

光ディスク１０１を駆動するスピンドルモータ１０２の回転制御はモータ回転数に比例したＦＧ信号による制御と、ウォブルに同期したクロックを生成するウォブルＰＬＬ手段からの回転数情報による回転制御がある。 - 特許庁

To solve the problem that in a conventional optical disk apparatus, when a property of PLL being a circuit generating a signal being an origin of a synchronizing clock is switched, write-in for an optical disk is interrupted temporarily, at the time of interruption, recording speed is reduced.例文帳に追加

従来の光ディスク装置では、同期クロックの元になる信号を発生する回路であるＰＬＬの特性を切り替えるときに、光ディスクへの書き込みを一時中断しており、中断時に、記録速度が低下してしまうという問題があった - 特許庁

A semiconductor integrated circuit 10A is provided with a PLL 11 for resolution conversion, a resolution conversion circuit 12 from an SD into an HD, a storage circuit 13 of a resolution conversion coefficient A, a storage circuit 14 for a resolution conversion coefficient B, and a selector 15.例文帳に追加

半導体集積回路１０Ａは、解像度変換用ＰＬＬ１１、ＳＤからＨＤへの解像度変換回路１２、解像度変換用係数Ａの記憶回路１３、解像度変換用係数Ｂの記憶回路１４、セレクタ１５を備えている。 - 特許庁

A PLL circuit receives a wobble synchronizing clock to reproduce data on a disk by utilizing a wobble signal (protection wobble signal) and the disk driver executes spindle control on the basis of a correlation (phase error) between the wobble synchronous clock and a reference frequency.例文帳に追加

ＰＬＬ回路においてウォブル信号（保護ウォブル信号）を利用して再生するウォブル同期クロックを入力し、このウォブル同期クロックと基準周波数との相関関係（位相誤差）に基づいてスピンドル制御が実行されるように構成する。 - 特許庁

The voltage-current conversion circuit suppresses variations in a process by incorporating a variable resistance circuit 4, prevents the influence of the parasitic capacity of the external resistance terminal, and can respond in a high band, without being affected by the influence of a PLL-loop band.例文帳に追加

可変抵抗回路４を内蔵することでプロセスばらつきを制御し、外付抵抗端子の寄生容量の影響を受けずに済み、ＰＬＬループ帯域の影響を受けない高帯域で応答可能な電圧電流変換回路が実現できる。 - 特許庁

In particular, when a PLL (phased locked loop) is used as the detection circuit for detecting the physical conditions out of the scope of specifications, the scope of specifications can be set with high precision, and the detection circuit can be greatly simplified while ensuring high security by the detection of three conditions.例文帳に追加

特に、仕様範囲外の物理条件の検出回路としてＰＬＬを用いた場合、高い精度で仕様範囲を設定できるとともに、三つの条件検出による高いセキュリティを確保しながら、検出回路を非常に簡略化できる。 - 特許庁

In the PLL circuit for controlling a VCO circuit 1 with the output voltage of a low-pass filter 5, an analog switch 9 is provided for switching a voltage to be applied to the low-pass filter 5 to a reference voltage source 10 in place of the output system of a phase comparator 3.例文帳に追加

ローパスフィルタ５の出力電圧によりＶＣＯ回路１を制御するＰＬＬ回路において、ローパスフィルタ５に印加する電圧を位相比較器３の出力系に代えて基準電圧源１０に切り換えるアナログスイッチ９を備える。 - 特許庁

This receiver is provided with a radio section 2 that has an antenna 1 and a PLL 3, a control section 4 that controls the operation of an entire pager, a memory 5 that stores address information and various function settings, and a memory 6 that stores a plurality of sets of frequency information.例文帳に追加

アンテナ１およびＰＬＬ３を具備する無線部２と、ページャ全体の動作を制御する制御部４と、アドレス情報や各種ファンクション設定を記憶するメモリ５、複数の周波数情報を記憶保持するメモリ６とを有している。 - 特許庁

To provide a kind of an IC that a frequency mixer, a local oscillator, and a PLL circuit are built in, which is capable of preventing oscillation signals of receiving systems from interfering with each other and can be more reduced in cost than a case that two kinds of ICs are used.例文帳に追加

周波数混合器、局部発振回路及びＰＬＬ回路を内蔵した１種類のＩＣであっても、受信系統間での発振信号同士の干渉を抑えることができ、２種類のＩＣを用いる場合に比べてコストダウンを図ること。 - 特許庁

A gain control signal VC in accordance with difference between a peak value of a reproduction signal DS and the upper limit value or the lowest limit value of a dynamic range of an A/D converter 5 is given to a variable gain amplifier 3 in a state in which a PLL circuit 6 is not locked.例文帳に追加

ＰＬＬ回路６がロックしていない状態のときは再生信号ＤＳのピーク値とＡ／Ｄ変換器５のダイナミックレンジの上限値または下限値との差に応じた利得制御信号ＶＣが可変利得増幅器３に与えられる。 - 特許庁

A delay phase detection circuit 6 outputs a control signal for delaying the synchronous reproduction clock signal to the VCO circuit 4 when the PLL circuit is determined to be in a synchronized state and when the phase difference detected by the phase comparator circuit exceeds a set value.例文帳に追加

遅れ位相検出回路６は、同期した状態と判定され、且つ位相比較回路で検出された位相差が設定値を超えた時に同期再生クロック信号を遅延させるための制御信号をＶＣＯ回路４へ出力する。 - 特許庁

This system is characterized in that it is provided with an atmospheric pressure detecting means, which detects the atmospheric pressure in the circumference of an electrophotographic printer, and the loop filter of the PLL control circuit for the rotary polygon mirror motor is switched over according to the output of the atmospheric pressure detecting means.例文帳に追加

本発明は、電子写真印刷装置周辺の気圧を検出する気圧検出手段を設け、該気圧検出手段の出力により、回転多面鏡モータのＰＬＬ制御回路のループフィルタを切替えることを特徴とする。 - 特許庁

In this way, a phase difference between several clocks CKin 1, CKin 2, CKin 3 used as the input clock is effectively adjusted or else compensated before the switchover, so that any unwanted phase change in the PLL output signal resulting from the switchover can be avoided with a high degree of accuracy and hitless switching achieved.例文帳に追加

入力クロックの幾つかのＣＫｉｎ１，ＣＫｉｎ２，ＣＫｉｎ３間の位相差がスイッチオーバーの前に調節されることで、スイッチオーバーから発生するＰＬＬ出力信号における不所望の位相変化を高い精度で回避し且つヒットレススイッチングを達成する。 - 特許庁

To limit the frequency of an output signal to be within a prescribed range in a PLL circuit where a multiplier section multiplies an oscillated output from a voltage-controlled oscillator with a required coefficient from a coefficient control section, so as to generate a signal with a required frequency.例文帳に追加

電圧制御発振器の発振出力に、係数制御部よりの所要の係数を乗算部で乗算し、所要周波数の信号を発生するＰＬＬ回路において、出力信号の周波数を所定範囲内に制限する。 - 特許庁

In the signal processing circuit 10, provided with the PLL(phase- locked loop) circuit 30 that receives reproduction data resulting from digitizing a reproduced signal via the 1st equalization circuit 10, the 1st equalization circuit 10 is configured with a transverse filter 13.例文帳に追加

再生信号をデジタル化した再生データが第１の等化回路１０を介して入力されるフェーズロックドループ(PLL:Phase Locked Loop) 回路３０を備える信号処理回路１００において、上記第１の等化回路１０をトランスバーサルフィルタ１３にて構成する。 - 特許庁

According to such a microprocessor including above circuits, when starting operations of a plurality of synchronous circuits, the inner clocks are provided from the PLL 11 to each synchronous circuit by shifting times in order of the integer unit 13, command cache 14 and data cache 15.例文帳に追加

このようなマイクロプロセッサによれば、複数の同期回路の動作を開始させる際には、ＰＬＬ１１から各同期回路へ、整数ユニット１３、命令キャッシュ１４、データキャッシュ１５の順で、内部クロックが時間をずらして供給開始される。 - 特許庁

A PLL circuit 14b outputs a third clock to a read counter 20b, a transmission use wireless frame processing section 122b, and a frame modulation section 124b so that the first timing signal and a third timing signal from a read counter 20b may be in phase.例文帳に追加

ＰＬＬ回路１４ｂは、前記第１タイミング信号と読出カウンタ２０ｂからの第３タイミング信号とが同相となるように、第３クロックを読出カウンタ２０ｂ、送信用無線フレーム処理部１２２ｂ及びフレーム変調部１２４ｂに出力する。 - 特許庁

Further, the frequency dividing ratio is recalculated in such a manner that the actually measured value of the horizontal display width measured in the video detection section by using the phase-controlled reproduction dot clocks and the calculated frequency dividing ratio is set again in the PLL portion.例文帳に追加

さらに、位相調整終了後の再生ドットクロックを用いて映像検出部で測定された水平表示幅の実測値と取り込み幅とが一致するように分周比を再度計算し、算出した分周比を前記ＰＬＬ部に再設定する。 - 特許庁

To provide a phase detection circuit which reduces the lag of two pulse signals generated based on a phase comparison of two clock signals as much as possible, and is reliably reset, and a PLL circuit having the phase detection circuit.例文帳に追加

２つのクロック信号の位相比較に基づき生成する２つのパルス信号の遅延時間を極力短くすることができ、かつ確実にリセットできる位相検出回路および該位相検出回路を備えたＰＬＬ回路を提供すること。 - 特許庁

To provide a PLL circuit which stably operates, even when a composite synchronizing signal having an equalizing pulse such as a television signal or a composite synchronizing signal without pulses in a vertical synchronous period existing in a signal for a personal computer, etc., inputted.例文帳に追加

本発明は，テレビ信号のような等化パルスのある複合同期信号や，パソコン等の信号にある垂直同期期間にパルスのない複合同期信号が入力された場合でも安定して動作するＰＬＬ回路を提供することを目的とする。 - 特許庁

Forming a PLL causing the axial error to be identical with the target value θ_t will cause the end point of the output current vector V_323 of the motor to be overlapped on the constant torque curve 311 (that is, the torque error between the output torque and torque instruction value to be zero).例文帳に追加

軸誤差を目標値θ_ｔに一致させるＰＬＬを形成することで、モータの出力電流ベクトルＶ_３２３の終点は定トルク曲線３１１上にのる（即ち、出力トルク及びトルク指令値間のトルク誤差がゼロになる）。 - 特許庁

The PLL part 4 outputs a clock signal for a CPU frequency, and when this clock signal is inputted to an LCDC6, the LCDC6 switches to a display frequency equivalent to the selected power source frequency with respect to the frequency of an LCD5.例文帳に追加

ＰＬＬ部４はＣＰＵ周波数用のクロック信号を出力し、このクロック信号がＬＣＤＣ６に入力されると、ＬＣＤＣ６はＬＣＤ５に対して、選択電源周波数と同等の表示周波数に切換えるようになっている。 - 特許庁

To provide a TS multiplex transmitter and receiver and a transmission system, where the configuration of the receiver does not require a PLL circuit and a buffer memory in a digital broadcast system that multiplexes a plurality of programs and transmits/receives the multiplexed program.例文帳に追加

複数の番組を多重化して送受信するデジタル放送システムにおいて、受信装置側の構成としてＰＬＬ回路およびバッファメモリを不必要とするＴＳ多重化送信装置および受信装置並びに伝送システムを提供する。 - 特許庁

An optical disc reproducer 1 comprises an A/D converter 3 for sampling reproduced signals at a frequency higher than the data rate, and an ITR type digital PLL circuit 10 for executing a phase-synchronization process that uses a phase interpolating FIR filter 11.例文帳に追加

光ディスク再生装置１は、再生信号をデータレートよりも高い周波数でサンプリングするＡ／Ｄコンバータ３と、位相補間ＦＩＲフィルタ１１を用いた位相同期処理を行うＩＴＲ方式のディジタルＰＬＬ回路１０とを備える。 - 特許庁

A digital PLL 103 interpolates and creates a sampling value of the read signal at the timing synchronized with a channel frequency by an interpolator 131 and creates a synchronizing clock and an interpolation phase signal fed back to the interpolator 131 by an NCO 134.例文帳に追加

デジタルＰＬＬ１０３は、補間器１３１により、チャネル周波数に同期したタイミングにおける読出し信号のサンプリング値を補間生成し、ＮＣＯ１３４により、同期クロックと補間器１３１に帰還する補間位相信号とを生成する。 - 特許庁

To shorten time required for the completion of selection of a VCO optimum to set oscillation frequency in a PLL circuit provided with a VCO having a plurality of oscillation bands or a plurality of VCOs having respectively different oscillation bands.例文帳に追加

複数の発振帯域を有するＶＣＯ、又は異なる発信帯域を有する複数のＶＣＯを備えたＰＬＬ回路において、設定した発振周波数に最適なＶＣＯを選択完了するまでに要する時間を短縮すること。 - 特許庁

Feed back control on a PLL circuit 9 is limited, by comparing first and second deciding clocks (TH1, TH2) by the highest frequency and the lowest frequency, which can be measured by a clock CK, by means of a reproducing signal DRF.例文帳に追加

本発明は、クロックＣＫが取り得る最高周波数及び最低周波数による第１及び第２の判定用クロック（ＴＨ１、ＴＨ２）と再生信号ＤＲＦとの比較により、ＰＬＬ回路９におけるフィードバック制御を制限する。 - 特許庁

The communication equipment 1 further has a free-running clock PLL part 34 which generates the free-running clock signal SC8K and synchronizes the free-running clock signal SC8K with a network synchronized clock signal NC8K synchronized with operation timing of communication partner equipment under communication.例文帳に追加

通信機器１は、自走クロック信号ＳＣ８Ｋを生成し、当該自走クロック信号ＳＣ８Ｋを、通信中の通信相手機器の動作タイミングに同期した網同期クロック信号ＮＣ８Ｋに同期させる自走クロックＰＬＬ部３４を更に備える。 - 特許庁