「PLL」に関連した英語例文の一覧と使い方(47ページ目) - Weblio英語例文検索

To prevent a power amplifier from being destroyed even when a reference oscillator of a PLL circuit is inoperative due to any cause and a negative DC voltage is not supplied form a rectifier circuit to a bias circuit.例文帳に追加

何らかの原因によってＰＬＬ回路の基準発振器が動作せず、整流回路から負の直流電圧がバイアス回路に供給されなくなった場合においても電力増幅器が破壊しないようにする。 - 特許庁

In this time a PLL 20 is disabled to fix the frequency of sound signals outputted from a VCO 24 to that of sound signals outputted from a VCO 22 when the antenna 12 takes the specified antenna direction.例文帳に追加

このとき、ＰＬＬ２０が非作動状態となり、ＶＣＯ２４から出力される音響信号の周波数は、アンテナ１２が所定方向のときにＶＣＯ２２が出力した音響信号の周波数に固定される。 - 特許庁

To provide a simple and inexpensive video clock generator operable at the maximum oscillation frequency of a PLL and capable of highly accurate digital frequency modulation, and to provide an image forming apparatus comprising it and a video clock generating method.例文帳に追加

ＰＬＬの最大発振周波数で動作でき、デジタルで高い精度の周波数変調を可能とする簡素で安価なビデオクロック生成装置、それを有する画像形成装置及びビデオクロック生成方法を提供する。 - 特許庁

A multiplication circuit 20 and a phase synchronization circuit 22 configuring a digital PLL circuit 10 adjust a count of respective digital counters to adjust an oscillated frequency and phase of a multiple clock N-OUT.例文帳に追加

デジタルＰＬＬ回路１０を構成する逓倍回路２０および位相同期回路２２は、デジタルカウンタのカウント値を調整することによって、それぞれ逓倍クロックＮ−ＯＵＴの発振周波数および位相を調整する。 - 特許庁

To reduce the area and the test time of a semiconductor integrated circuit which mounts a PLL circuit having a current charge pump with a current source supplied from a feedback loop of a base voltage generator circuit.例文帳に追加

基準電圧発生回路の帰還ループから電流源が供給される電流型チャージポンプを備えたＰＬＬ回路を搭載した半導体集積回路の低面積化及びテスト時間の削減を提供する。 - 特許庁

A crystal oscillation circuit 1 controls a drive capability of a variable driving part provided in the crystal oscillation circuit 1 in accordance with a voltage value of a control signal Slf outputted from a loop filter 59 of a PLL circuit 50a.例文帳に追加

水晶発振回路１は、同水晶発振回路１に設けた駆動可変部の駆動能力をＰＬＬ回路５０ａのループフィルタ５９から出力される制御信号Ｓｌｆの電圧値に応じて制御する。 - 特許庁

To provide a phase comparator, a PLL circuit, an FLL circuit, a bit synchronization circuit, and a receiver for reducing bit errors and carrying out bit judgement accurately even when a transmission signal has a low S/N ratio.例文帳に追加

伝送信号のＳ／Ｎ比が低い場合であっても正確にビット判定を行うことができて、ビット誤りを低減可能な位相比較器、ＰＬＬ回路、ＦＬＬ回路、ビット同期回路、受信装置を提供する。 - 特許庁

To provide a PLL circuit and a semiconductor device which allow the power consumption thereof to be prevented from increasing without making miniaturization of a semiconductor integrated circuit difficult even when a power supply voltage is comparatively low.例文帳に追加

本発明は、ＰＬＬ回路及び半導体装置に関し、電源電圧が比較的低くても、半導体集積回路の微細化を難しくすることなく消費電力の増大を防止することを目的とする。 - 特許庁

A memory 28 stores a plurality of patterns of a setting period of a frequency division counter 24 and a setting period designated by an input selection signal externally from the PLL circuit 61 is read from a serial bus SB.例文帳に追加

メモリ２８は、分周するカウンタ２４の設定周期を複数パターン記憶しており、シリアルバスＳＢを介してＰＬＬ回路６１の外部から入力される選択信号によって指定された設定周期を読み出す。 - 特許庁

The band-pass filter circuit 20 limits bandpass components other than the frequency of the reference frequency signal SG for a signal supplied to the input terminal 10 and supplies the reference signal to the PLL circuit 30.例文帳に追加

バンドパスフィルタ回路２０は、入力端子１０に供給される信号に対し、基準周波数信号ＳＧの周波数以外の帯域成分を制限して基準信号をＰＬＬ回路３０に供給する。 - 特許庁

A PLL circuit (44) has a phase comparator (461) for comparing the phase of the received signal with that of an output signal from a variable oscillator for adjusting a variable oscillator (463) so that both signals are in phase.例文帳に追加

ＰＬＬ回路（４４）は、受信信号と可変発振器からの出力信号との位相を比較する位相比較器（４６１）を有し、２つの信号の位相が同相となるように可変発振器（４６３）を調整する。 - 特許庁

An analog/digital converter 1 converts an input video signal into video data by using a sampling clock from a PLL circuit 2 and a subtractor 17 subtracts video data delayed by a 1-clock delay circuit 16 from the converted video data.例文帳に追加

入力映像信号はＡ／Ｄ変換器１でＰＬＬ回路２からのサンプリングクロックにより映像データに変換された後、減算器１７により１クロック遅延回路１６で遅延された映像データと減算される。 - 特許庁

To reduce current consumption due to the use of an analog PLL and to abolish an exterior circuit and a dedicated terminal at the time of changing the processing rate of a signal processing corresponding to the change of the input rate of data.例文帳に追加

データの入力レートの変化に対応して信号処理の処理レートを変化させる際に、アナログＰＬＬを用いることによる消費電流の削減、及び、外付け回路と専用端子の廃止を目的とする。 - 特許庁

An IC chip 20 is made up of a PLL(phase-lock loop) circuit 3 for supplying a system clock, a logic circuit 4 to be tested at an actual operation speed, and a BIST circuit 5 for compression-storing a test result as test result data 17.例文帳に追加

ＩＣチップ２０は、システムクロックを供給するＰＬＬ回路３、実動作速度によるテストされる論理回路４、及び、テスト結果をテスト結果データ１７として圧縮格納するＢＩＳＴ回路５で構成される。 - 特許庁

In this PLL frequency synthesizer 1A, a loop is composed of a phase comparison unit 12, a gate unit 13, a charge pump 14, a capacitive element 15, a potential adjustment unit 16, a voltage-controlled oscillator 18 and a feedback frequency division unit 19.例文帳に追加

ＰＬＬ周波数シンセサイザ１Ａでは、位相比較部１２，ゲート部１３，チャージポンプ１４，容量素子１５，電位調整部１６，電圧制御発振器１８および帰還分周部１９によりループが構成されている。 - 特許庁

The PLL frequency synthesizer being one embodiment of this invention comprises a frequency divider 30, a phase comparator 40, a charge pump 50, a loop filter 60, a voltage controlled oscillator 70, and a changeover switch (inside of a switching section 80).例文帳に追加

本発明の一実施形態のＰＬＬ周波数シンセサイザ１は、分周器３０と、位相比較器４０と、チャージポンプ５０と、ループフィルタ６０と、電圧制御発振器７０と、切換スイッチ（切換部８０の内部）とを備える。 - 特許庁

A PLL circuit 11 comprises an electric current comparator 19 for detecting a second signal SI2 with a current value I2 which approximately equals a current value I1 of a first signal SI1 for controlling oscillation frequency of an ICO 16.例文帳に追加

ＰＬＬ回路１１は、ＩＣＯ１６の発振周波数を制御する第１信号ＳＩ１の電流値Ｉ１とほぼ同じ電流値Ｉ２を持つ第２信号ＳＩ２を検出する電流比較器１９を備えている。 - 特許庁

To provide a PLL circuit configurable with a digital circuit, and capable of suppressing occurrence of an error or loss of lock detection and reducing a detection time, a radio communication device, and a method of detecting a lock.例文帳に追加

デジタル回路で構成出来、ロック検出のエラーやロストの発生を抑制することが出来ると共に、検出時間を短縮することが出来るＰＬＬ回路、無線通信機、及びロック検出方法を提供する。 - 特許庁

When reproducing, PLL synchronism pull-in is carried out by reproducing the dummy data recorded on Sector P, and the data D1, D2, D3, and D4 recorded on block 708 are reproduced keeping the pulled-in synchronism.例文帳に追加

再生時には、セクタＰに記録されたダミーデータの再生中にＰＬＬの同期引き込みを行い、同期引き込み状態を保持したまま、ブロック７０８に記録されたデータＤ１、Ｄ２、Ｄ３、Ｄ４を再生する。 - 特許庁

To provide a PLL circuit which can control the cutoff frequency of a low-pass filter in such a way that a difference is not generated between a fundamental wave level and a harmonic level due to the differences in the makers manufacturing the voltage-controlled oscillators.例文帳に追加

電圧制御発振器を製造したメーカーの相違によって、基本波レベルと高調波レベルに差が出ないようにローパスフィルターの遮断周波数を制御することができるＰＬＬ回路を提供する。 - 特許庁

To provide an optical disk, an optical disk reproducing method, and an optical disk reproducing apparatus in which it can be discriminated surely whether an optical disk is a regular disk or a pirated edition due to a stable reproducing operation with a PLL locked.例文帳に追加

ＰＬＬがロックした安定した再生動作により光ディスクが正規品か海賊版かを確実に判定することができる光ディスク、光ディスク再生方法および光ディスク再生装置を提供する。 - 特許庁

To easily obtain a complex signal value of a carrier phase, to shorten an initial synchronization time of a PLL(phase-locked loop), to reduce power consumption and to decrease a processing quantity of a DSP(digital signal processor), when the DSP is in use.例文帳に追加

キャリア位相の複素信号としての値を簡単に求め、ＰＬＬにおける初期同期時間を短くし、さらに、消費電力を低減すると共に、ＤＳＰを用いる場合の処理量を少なくする。 - 特許庁

The changeover switch 8 is thrown to a position of connecting the loop filter 3 to the first control voltage terminal 6 in a state of PLL phase locking so that a broad frequency range can be covered in the phase locking process.例文帳に追加

切替スイッチ８は、ＰＬＬ位相引き込み動作時にはループフィルタ３と第１の制御電圧端子６とを接続するように切り替え、位相引き込み課程で幅広い周波数範囲をカバーできるようにする。 - 特許庁

To provide a phase comparator circuit that employs a D flip-flop, enhances an output voltage characteristic with respect to a phase difference between a data signal and a clock signal, that is, a gain, and is employed for a PLL circuit or the like.例文帳に追加

Ｄ型フリップフロップを使用する位相比較回路のデータ信号とクロック信号の位相差に対する出力電圧特性、即ち利得を改善するＰＬＬ回路等に使用される位相比較回路を提供する。 - 特許庁

To provide a PLL circuit which is used for both a master station and slave stations, connected in loops and capable of accurately extracting a receiving/reproducing clock in a short time and markedly shortening a time necessary for stabilization.例文帳に追加

ループ状に接続された親局と子局のＰＬＬ回路に係わり、受信再生クロックを精度よく、且つ短時間で抽出し、ループの安定に必要な時間を大幅に短縮したＰＬＬ回路を提供すること。 - 特許庁

To provide a frequency multiplier for generating a clock signal having a frequency as high as possible according to the frequency of a signal inputted from the outside by bringing out the performance of a PLL to its maximum by using a simple configuration.例文帳に追加

簡易な構成によりＰＬＬの性能を最大限引き出し，外部からの入力信号の周波数に応じて極力高い周波数のクロック信号を生成する周波数逓倍装置を提供すること。 - 特許庁

A local fraction frequency dividing unit 102 is a fraction frequency divider PLL in which a value smaller than 1 with a decimal point can be set as a division number, and divides the reference frequency signal by the set division number.例文帳に追加

ローカル分数分周部１０２は、分周数として１未満の小数点を伴う数値を設定可能である分数分周ＰＬＬであり、基準周波数信号を、設定した分周数にて分周する。 - 特許庁

To provide a phase synchronization circuit for preventing a jitter characteristic of an SDI (Serial Digital Interface) signal from deteriorating and the followability of PCR(Program Clock Reference)-PLL (Phase Locked Loop) control from deteriorating even when a stream having relatively large PCR jitter is received.例文帳に追加

ＰＣＲジッタが比較的大きいストリームを受信した場合でも、ＳＤＩ信号のジッタ特性の悪化およびＰＣＲ−ＰＬＬ制御の追従性の悪化を防止することが可能な位相同期回路の提供。 - 特許庁

To provide a system for controlling a PLL (phase locked loop) transient response capable of completing the transient response in a minimal time between continuous communication slots by reducing a lockup time, and improving a C/N ratio of a VCO (voltage controlled oscillator).例文帳に追加

ロックアップタイムの短縮により、連続する通信スロット間のわずかな時間内で過渡応答を完了させるとともに、ＶＣＯのＣ／Ｎ比の向上が可能なＰＬＬ過渡応答制御システムを提供する。 - 特許庁

By connecting a 1/N frequency divider to a stage next to the PLL circuit of the resolution conversion system, another clock is derived which is for drawing a normal dot and is slower than the clock used to draw a sub-dot image and forms a pair with the clock for drawing the sub-dot.例文帳に追加

解像度変換システムのＰＬＬ回路の次段にＮ分周器に接続することによって、サブドットを描くためのクロックよりも遅い、それと対となる標準ドット描画用クロックが得られる。 - 特許庁

A clock synchronizing with the transmitted data by a PLL means 1 is oscillated to an input MSK signal, and the one-bit period of the transmit data is measured by a space measuring means 2 to the oscillated clock.例文帳に追加

入力されたＭＳＫ信号に対し、ＰＬＬ手段１によって送信データに同期するクロックを発振し、発振されたクロックに対して間隔計測手段２によって送信データの１ビット期間を計測する。 - 特許庁

An LPF 103 charging constant current source 101, a discharging constant current source 200 and a high-speed charging constant current source 201 are connected to an output of a current output type phase comparator of the PLL circuit.例文帳に追加

ＰＬＬ回路の電流出力型位相比較器１００の出力に、ＬＰＦ１０３充電用の定電流源１０１と、放電用の定電流源２００と、高速充電用の定電流源２０１を接続する。 - 特許庁

In some embodiments, a digital PLL is disclosed having a dynamically controllable filter for changing effective DPLL band width in response to one or more real time performance parameters for example a phase error etc.例文帳に追加

幾つかの実施形態で、デジタルＰＬＬは、例えば位相エラー等の１又はそれ以上の実時間性能パラメータに応答して有効なＤＰＬＬ帯域幅を変更する動的制御可能なフィルタを有して開示される。 - 特許庁

In a secondary PLL, for example, a moving average of the output of a loop filter is negatively fed back to the input of the loop filter and an integral term of the loop filter applied with a predetermined gain is positively fed back to the input of the loop filter.例文帳に追加

例えば二次のＰＬＬにおいて、ループフィルタの入力に対して、該ループフィルタの出力の移動平均を負帰還すると共に、該ループフィルタの積分項に対して所定ゲインを与えたものを正帰還する。 - 特許庁

The phase error to be inputted into the digital loop filter 103 is changed in proportion to the output clock frequency, and thus, the loop characteristics can be linearly controlled dependently on the output clock frequency as the whole PLL loop.例文帳に追加

デジタルループフィルタ１０３に入力する位相誤差を、出力クロック周波数に比例して変化させることで、ＰＬＬループ全体として、出力クロック周波数に依存して線形にループ特性が制御できる。 - 特許庁

To provide a phase detector that prevents a delay and an unstable operation in a phase detection operation in a PLL circuit where a PFD and a PD are used switched between them and to provide a phase detection method.例文帳に追加

本発明の課題は、ＰＦＤとＰＤを切り替えて使用するＰＬＬ回路における位相検出動作の遅延及び不安定動作を防止する位相検出装置、及び位相検出方法を提供することである。 - 特許庁

To provide a PLL synthesizer in which loop filters with a different time constant are switched and used to accomplish a requested lock time in the case a plurality of frequencies exist to lock and a satisfactory radio characteristic can also be realized.例文帳に追加

ロックすべき周波数が複数ある場合に、時定数が異なるループフィルタを切り替えて使用し、要求されるロック時間を達成するとともに、良好な無線特性を実現可能なＰＬＬシンセサイザを提供する。 - 特許庁

This PLL circuit increases the gain of a phase comparator by adding the output of a filter circuit as offset to the output of a phase comparator, thereby changing the pulse width of the output of a phase comparator, according to the output of the phase comparator.例文帳に追加

フィルタ回路の出力をオフセットとして位相比較器出力に加算することで、位相比較器の出力に応じて位相比較器出力のパルス幅を変化させて、位相比較器の利得を増大させる。 - 特許庁

A gain control circuit 11 generates a control signal S3 in accordance with the detected signal S2, when detection quantity indicated by the detected signal S2 is increased, the circuit 11 decreases open loop gain of a PLL circuit 12.例文帳に追加

ゲイン制御回路１１は、検出信号１２に応じて制御信号Ｓ３を生成し、検出信号Ｓ２によって示される検出量が増加するとき、ＰＬＬ回路１２のオープンループゲインを減少させる。 - 特許庁

To provide a frequency monitoring circuit for a network synchronizer for preventing an input of a DP-PLL (digital processing type phase synchronization) in an abnormal frequency if a failure occurs in a frequency of an external clock signal.例文帳に追加

外部クロック信号の周波数に異常が起きた場合に、異常な周波数でＤＰ−ＰＬＬ（デジタル処理型位相同期）回路に入力することを防止する網同期装置用周波数監視回路を提供する。 - 特許庁

To enable a phase comparator to respond quick and discriminate a phase with high precision by eliminating the generation of jitters of a clock signal caused by the phase comparator when the phase comparator is used for, for example, a PLL circuit.例文帳に追加

本発明の位相比較器を、例えば、ＰＬＬ回路に用いる場合、位相比較器に起因するクロック信号のジッタの発生を除去し、位相比較器の高速応答と識別位相の高精度化を可能にする。 - 特許庁

In the analog PLL circuit 130, feedback control is performed so that the comparative clock signal is synchronized with a reference clock signal, and an audio clock signal is generated by multiplying or frequency-dividing the reference clock signal.例文帳に追加

アナログＰＬＬ回路１３０では、前記比較クロック信号と基準クロック信号とが同期するようにフィードバック制御が行われ、前記基準クロック信号が逓倍または分周されたオーディオクロック信号が生成される。 - 特許庁

To provide a PLL circuit which can generate a clock synchronized with a signal by which synchronization is hardly obtained owing to its low pulse frequency under a status where the signals of mutually different frequencies coexist.例文帳に追加

互いに異なる周波数を有する信号が混在する状況下、そのパルス頻度が低いために同期をとることが困難な信号に同期したクロックを生成することのできるＰＬＬ回路を提供する。 - 特許庁

To provide a clock converter for outputting a clock signal with a frequency higher than that of an input signal by phase-locking the input signal with a PLL feedback signal extracted from a voltage-controlled oscillation means.例文帳に追加

電圧制御発振手段から取り出したＰＬＬ帰還信号と入力信号とを位相同期させて、入力信号よりも高い周波数のクロック信号を出力するクロック変換器を供給する。 - 特許庁

To produce a semiconductor integrated circuit, in which a PLL circuit having a desired frequency variable range is packaged while using the voltage controlled oscillator(VCO) of an LC resonance type improved in phase noise characteristics, with high yield.例文帳に追加

位相雑音特性の優れたＬＣ共振タイプの電圧制御発振器を使用し、且つ、所望の周波数可変範囲を有するＰＬＬ回路を搭載した半導体集積回路を、高歩留まりで製造可能にする。 - 特許庁