「PLL」に関連した英語例文の一覧と使い方(44ページ目) - Weblio英語例文検索

This EMI reducing PLL not only reduces EMI, but also has the advantages that the layout area becomes relatively small since no ROM is used to obtain wide-band frequencies.例文帳に追加

本発明によるＥＭＩ低減ＰＬＬは、ＥＭＩを低減するだけでなく、ＲＯＭを使用しないためにレイアウト面積が相対的に小さくなり、広い帯域の周波数を得られるという長所がある。 - 特許庁

Thus the multiplication rate in the PLL circuit 14 is raised to improve the adjustment precision of the pulse width and the phase of signals generated in signal generation circuits 12A and 12B.例文帳に追加

これにより、信号発生回路１２Ａ，１２Ｂで生成される信号におけるパルス幅と位相の調整精度を、ＰＬＬ回路１４における逓倍率を大きくすることによって高めることができる。 - 特許庁

The front end circuit is provided with mixer circuits 21I, 21Q to which the output of a switch circuit 15 is supplied and a PLL 30 which supplies local oscillation signals SLOI, SLOQ mutually perpendicular to the mixer circuit 21I, 21Q.例文帳に追加

スイッチ回路１５の出力が供給されるミキサ回路２１Ｉ、２１Ｑと、ミキサ回路２１Ｉ、２１Ｑに互いに直交する位相の局部発振信号ＳLOI、ＳLOQを供給するＰＬＬ３０とを設ける。 - 特許庁

To provide a phase synchronization circuit and a radio communication device which can eradicate a frequency correction error, keep a voltage-to-frequency conversion gain Kvco low, and relax PLL phase noise design.例文帳に追加

周波数補正ミスをなくせ、電圧対周波数変換利得Ｋvcoを低く抑えることが可能で、ＰＬＬ位相ノイズ設計を緩和できる位相同期回路および無線通信装置を提供する。 - 特許庁

The image shift in the main scanning direction that occurs between plural scanning lines is corrected by the change of the cycle by the PLL 402 and the change of the phase by the clock phase controller 403.例文帳に追加

そして複数ラインの走査間に生じる主走査方向の画素ずれを、前記ＰＬＬ４０２による周期の変更と、前記クロック位相制御器４０３による位相の変更により修正する。 - 特許庁

To provide a PLL circuit which automatically adjusts oscillation frequency at a required accuracy to a predetermined value no matter in what a relationship oscillation frequency and reference signal frequency are.例文帳に追加

ＶＣＯの発振周波数と基準信号周波数とが如何なる周波数関係にあっても発振周波数を所要の精度で所定の値に自動調整するＰＬＬ回路を提供する。 - 特許庁

To provide a PLL which is assumed to be able to handle plural multiple speeds, is small in total circuit scale and power consumption without deterioration of playback performance, and stably attains a small loop delay.例文帳に追加

複数の倍速に対応できることを前提に、再生性能を落とすことなくトータルの回路規模および消費電力が小さく、しかもループ遅延が小さい安定なＰＬＬを提供する。 - 特許庁

The PLL circuit 1 is provided with a phase comparator 3, a loop filter 4 connected to the phase comparator 3 by using two phase difference signal lines 7P and 7N, and a voltage controlled oscillator 5.例文帳に追加

本発明のＰＬＬ回路１は、位相比較器３、２本の位相差信号線７Ｐ、７Ｎを用いて位相比較器３に接続されたループフィルタ４および電圧制御発振器５を備えている。 - 特許庁

When the electrical characteristics of a MOS transistor constituting the PLL circuit 100 fluctuate, the rates of change of constant current in the charge pump circuit 3 and of current in the VCO 5 fluctuate in an opposite direction.例文帳に追加

ＰＬＬ回路１００を構成するＭＯＳトランジスタの電気的特性が変動する際、チャージポンプ回路３における定電流と、ＶＣＯ５における電流の変化率とは反対方向に変動する。 - 特許庁

To surely measure jitter of an HF signal by surely locking a PLL clock regeneration circuit provided to a jitter measurement device of one input, even if the HF signal comes from an optical DVD.例文帳に追加

任意のＤＶＤからのＨＦ信号であっても、一入力のジッタ測定装置に具備されるＰＬＬクロック再生回路を確実にロックさせて、ＨＦ信号のジッタを確実に測定する。 - 特許庁

The phase frequency detector 12 detects a frequency difference and a phase difference between a clock signal and a comparison signal derived from an output signal of the PLL 10, communicates them respectively to the first and second charge pumps.例文帳に追加

位相周波数検出器１２は、クロック信号と、ＰＬＬ１０の出力信号から得られる比較信号との周波数差、位相差を検出し、それぞれ第一と第二の電荷ポンプに送る。 - 特許庁

A controllable oscillator DCO generates an output signal CKout and it is possible to switch between a first clock CKin 1 or CKin 2 and a second clock CKin 2 or CKin 1 for use as a PLL 12 input clock.例文帳に追加

制御可能オシレータＤＣＯが出力信号ＣＫｏｕｔを発生し、ＰＬＬ１２入力クロックとして使用するために第一クロック／第二クロックＣＫｉｎ２、ＣＫｉｎ１を切り換えることが可能である。 - 特許庁

The PLL circuit has: a VCO 11; a variable frequency dividing circuit 12 for dividing the oscillation signal into 1/N frequencies; and a phase comparison circuit 13 for comparing the phase of the frequency divided signal with that of a reference signal.例文帳に追加

ＶＣＯ１１と、その発振信号を１／Ｎの周波数に分周する可変分周回路１２と、その分周信号と基準信号とを位相比較する位相比較回路１３とを設ける。 - 特許庁

As a function of the oscillation frequency of the VCO 11 and a coefficient for setting a PLL band, a control circuit 22 for calculating the value of the charge pump current ICP for setting to the charge pump circuit 14 is provided.例文帳に追加

ＶＣＯ１１の発振周波数と、ＰＬＬ帯域を設定するための係数との関数として、チャージポンプ電流ＩCPの値を計算してチャージポンプ回路１４に設定する制御回路２２を設ける。 - 特許庁

According to the present invention, the receiving-side semiconductor device does not require any PLL or DLL, so that a circuit scale and power consumption can be reduced less than a conventional QDR interface system.例文帳に追加

本発明によれば、受信側半導体装置では、ＰＬＬあるいはＤＬＬを要しないので、従来のＱＤＲインターフェースシステムよりも回路面積及び電力消耗を減少させることができる。 - 特許庁

A 1st PLL circuit 230 generates a synchronizing signal CP2 synchronized with the resonance frequency of a resonance scanner 210 and a clock signal MCK having frequency (n) times as high as the signal CP2.例文帳に追加

第１のＰＬＬ回路２３０は、共振スキャナ２１０の共振周波数に同期する同期信号ＣＰ２および同期信号ＣＰ２のｎ倍の周波数を有するクロック信号ＭＣＫを生成する。 - 特許庁

To provide a PLL circuit, which can output oscillated signals having less spurious signals by moving a spurious generating frequency to the outside of the passing band of a loop filter.例文帳に追加

本発明の課題は、スプリアスの発生周波数をループフィルタ１７の通過帯域外に移動させることにより、スプリアスの少ない発振信号を出力することができるＰＬＬ回路を提供することである。 - 特許庁

Therefore, operation frequencies of a phase comparator 107, an LPF 108, and a digital VCO 109 can be reduced in the same way, and processing speed of the PLL circuit can be accelerated.例文帳に追加

従って、その後段側に配される位相比較器１０７、ＬＰＦ１０８、デジタルＶＣＯ１０９の動作周波数も同様に低減することができ、ＰＬＬ回路の高速化を図ることができる。 - 特許庁

When a lock detecting part 37 detects the lock deviation of the PLL frequency synthesizer 34, a microcomputer 38 turns off a signal switch part 35 for preventing any obstacle on other frequency multiplexed channels.例文帳に追加

ロック検出部３７がＰＬＬ周波数シンセサイザ３４のロック外れを検出すると、マイコン３８は信号スイッチ部３５をオフ状態にし、周波数多重している他チャネルへ妨害をなくす。 - 特許庁

A first PLL circuit for inputting a wobble signal and reproducing a clock synchronized with a wobble period is provided with a periodic error detection circuit for detecting a periodic error about the inputted signal.例文帳に追加

ウォブル信号を入力してウォブル周期に同期しているとされるクロックを再生する第１ＰＬＬ回路に対して、入力信号についての周期誤差を検出する周期誤差検出回路を設ける。 - 特許庁

A read side PLL circuit 7 outputs a central pixel read timing signal CPR, showing timing at which the data of a central pixel in the horizontal direction of a picture should be read to the circuit 9.例文帳に追加

読み出し側ＰＬＬ回路７は、画面水平方向の中央の画素のデータが読み出されるべきタイミングを示す中央画素読み出しタイミング信号ＣＰＲをクロック変調回路９に出力する。 - 特許庁

A capacity coupling system circuit 5 overlaps the inner pin cushion distortion voltage VA on an output voltage of a loop filter 32 of a readout side PLL circuit 3, to supply it to a VCO 33 as a control voltage VC.例文帳に追加

容量結合方式回路５はインナーピンクッション歪補正電圧ＶＡを読み出し側ＰＬＬ回路３のループフィルタ３２の出力電圧に重畳し、制御電圧ＶＣとしてＶＣＯ３３に与える。 - 特許庁

A controller section 112 determines a tap number which minimizes a jitter value detected by the PLL circuit 111 by setting a variety of tap coefficients in the digital filter 107 during a learning period before reproduction.例文帳に追加

コントローラ部１１２は、再生に先立つ学習期間に、ディジタルフィルタ１０７に種々のタップ係数を設定して、ＰＬＬ回路１１１で検出されるジッタ値が最小になるタップ数を決定する。 - 特許庁

The PWM circuit 2 converts the output of the multiplier 3 into a PWM signal based on the clock pulse outputted from the PLL 4 and supplies the PWM signal to a load 6 via an output buffer amplifier 5.例文帳に追加

ＰＷＭ回路２は、乗算器３の出力をＰＬＬ４から出力されるクロックパルスに基づいてＰＷＭ信号に変換し、出力バッファアンプ５を介して負荷６へ供給する。 - 特許庁

To provide a vertical scanning clock generating device which follows up frequency variation of a horizontal scanning clock and can obtain a stable vertical scanning clock from a PLL circuit even in an unstable output frequency period.例文帳に追加

主走査クロックの周波数変動に追従し、かつＰＬＬ回路から出力周波数不安定期間中にも、安定した副走査クロックが得られる副走査クロック生成装置を提供する。 - 特許庁

The delay adjustment circuit 20 is provided with a PLL circuit 30 having a voltage controlled oscillator 33 consisting of a ring oscillator and having a counter 35 to count number of circulations of the signal in the ring oscillator.例文帳に追加

遅延調整回路２０は、リングオシレータからなる電圧制御発振器３３と、該リングオシレータ中の信号の周回数をカウントするためのカウンタ３５とを有するＰＬＬ回路３０を備える。 - 特許庁

A display device 18 informs the inspector of the result of diagnosis, when abnormity of the PLL circuit 20 is diagnosed as being abnormal by the control section 19, the QPSK demodulator 21 or the CH decoder 24.例文帳に追加

表示器１８は、ＰＬＬ回路２０、ＱＰＳＫ復調器２１またはＣＨ復号器２４が異常であると制御部１９によって診断された場合、当該診断の結果を検査者に通知する。 - 特許庁

The D-F/F 66 latches 32-bit parallel sound data from the S/P converter 62 according to a reproduction sound clock from the PLL circuit 64 and outputs the 32-bit parallel sound data to a D/A converter 68.例文帳に追加

音声データは、Ｄ−Ｆ／Ｆ６６は、ＰＬＬ回路６４からの再生音声クロックに従い、Ｓ／Ｐ変換器６２からの３２ビットパラレル音声データをラッチし、Ｄ／Ａ変換器６８に出力する。 - 特許庁

To achieve a suppression of spurious occurring at an F-N system PLL frequency synthesizer output owing to nonlinearity of a detection voltage characteristic to a phase difference of a phase comparator.例文帳に追加

位相比較器の位相差に対する検波電圧特性の非線形性によって、Ｆ−Ｎ方式ＰＬＬ周波数シンセサイザ出力に発生するスプリアスの抑圧を実現することを目的とする。 - 特許庁

To improve performance by suppressing the characteristic fluctuation of a characteristics fluctuation suppression object circuit by process conditions and temperature fluctuation, regarding a semiconductor integrated circuit loaded with a PLL circuit.例文帳に追加

ＰＬＬ回路を搭載する半導体集積回路に関し、プロセス条件や温度変動による特性変動抑圧対象回路の特性変動を抑圧することによる性能向上を図る。 - 特許庁

To provide a PLL circuit that can reduce the mounting areas of components of itself, by decreasing number of the components and switch the frequency at a high-speed with a low consumption current.例文帳に追加

本発明の課題は、ＰＬＬ回路を構成する部品点数を削減することにより部品の実装面積を縮小するとともに、少ない消費電流で高速に周波数を切り換えることである。 - 特許庁

In a receiving device 18, an S/P converter 62 separates a header from received serial sound data, supplies the header to a PLL circuit 64 and supplies a sound data part to a D-F/F 66.例文帳に追加

受信装置１８では、Ｓ／Ｐ変換器６２が、受信されたシリアル音声データからヘッダを分離してＰＬＬ回路６４に供給し、音声データ部分をＤ−Ｆ／Ｆ６６に供給する。 - 特許庁

A phase comparator 42a of a PLL circuit 42 in a rubidium atomic oscillator receives the output of a VCXO 4 as a reference frequency source and the output of the lamp excitor 19 via a frequency division circuit 42c.例文帳に追加

ＰＬＬ回路４２の位相比較器４２ａに、基準の周波数源としての前記ＶＣＸＯ４０の出力と、分周回路４２ｃを介してランプ励振器１９の出力とが入力する。 - 特許庁

A detector 30 detects whether the difference between the output signal frequency of a PLL circuit 20 where a frequency of an input signal is swept, and a prescribed frequency is equal to or smaller than a first threshold.例文帳に追加

検出器３０は、入力信号の周波数がスイープされるＰＬＬ回路２０の出力信号周波数と所定の周波数との差が第１の閾値以下であるか否かを検出する。 - 特許庁

The PLL 2 generates a signal in phase with the signal received from the DDS 1 and outputs a frequency shift signal shifted in frequency corresponding to the digital value that the FSK data signal indicates.例文帳に追加

ＰＬＬ２は、ＤＤＳ１から受けた信号と位相が同期した信号を生成し、ＦＳＫデータ信号が示すディジタル値に応じて周波数が偏位した周波数偏位信号を出力する。 - 特許庁

A PLL 210 for generating the clock 22 phase-synchronized to the system clock 1 includes a phase difference adjusting unit 211 which controls the phase of the standby system clock based upon the in-use system clock.例文帳に追加

システムクロック１に位相同期したクロック２２を生成するＰＬＬ２１０は、運用系システムクロックを基準とし、待機系システムクロックの位相を制御する位相差調整部２１１を含んだ構成とする。 - 特許庁

When an output frequency of the PLL synthesizer circuit is going to be changed, a control system by a sub charge pump circuit 13 is adopted for control of a VCO 6 so as to discriminate whether or not a difference of frequency division data before and after the change is within a prescribed value.例文帳に追加

周波数変更しようとすると、ＶＣＯ６の制御を副チャージポンプ回路１３による制御系統とし、変更前後の分周データの差が所定範囲内か否か判定する。 - 特許庁

To provide a PLL circuit capable of reducing the effects of misdetections, even if the misdetection of a frequency comparator occurs, and also capable of realizing stable and high-speed frequency pull-in, and to provide an information reproducing device.例文帳に追加

周波数比較器の誤検出が発生しても、その影響を低減でき、安定かつ高速な周波数引き込みを実現することが可能なＰＬＬ回路および情報再生装置を提供する。 - 特許庁

In the case of reaching the recording end part of recorded information, the control of the PLL circuit 60 is switched to control by the control loop 68, and then new information is written synchronizing with the write clock.例文帳に追加

記録済み情報の記録終端部に到達したら、ＰＬＬ回路６０の制御を制御ループ６８による制御に切り換えて、書込クロックに同期して新たな情報の書込を行う。 - 特許庁

Upon power up, a power up controller and an electrical fuse controller 120 sense data at the portion of the electrical fuses 150 and direct serial transfer of the data to a PLL circuit 195 under the reference clock.例文帳に追加

パワーアップ時に、パワーアップ・コントローラ及び電気ヒューズ・コントローラ１２０は、電気ヒューズ１５０の一部分におけるデータを感知し、基準クロック下のＰＬＬ回路１９５への直列転送を指示する。 - 特許庁

The sampling phase setting means 8 sets the frequency dividing ratio of the frequency dividing section 6a of the PLL circuit 6 to a certain value, and changes the delay time of the delay section 7 every field at this frequency dividing ratio.例文帳に追加

サンプリング位相設定手段８は、ＰＬＬ回路６の分周部6aの分周比をある値に設定するとともにその分周比で遅延部７の遅延時間を１フィールドごとに切り換えていく。 - 特許庁

A synchronizing clock circuit 22 (synchronizing signal generating apparatus for serial communication) comprises: a reference clock circuit 220; a phase comparator 221; a PLL filter 222; a VCO 223; and a frequency divider circuit 224.例文帳に追加

同期クロック回路２２（シリアル通信用同期信号発生装置）は、基準クロック回路２２０と、位相比較器２２１と、ＰＬＬフィルタ２２２と、ＶＣＯ２２３と、分周回路２２４とから構成されている。 - 特許庁

The PLL 112 converts a frequency of a reference clock signal outputted from a quartz oscillator 104 on the basis of the frequency division data and outputs a frequency-converted clock signal (frequency division CLK).例文帳に追加

ＰＬＬ１１２は水晶発振器１０４から出力される基準クロック信号の周波数を分周データに基づいて変換し、周波数変換されたクロック信号（分周ＣＬＫ）を出力する。 - 特許庁

When the data amount in the buffer memory becomes the specified amount or larger, the power supplied to the spindle motor is interrupted by the micro-computer and the data are read out till the out of synchronizm of PLL is generated while making the motor rotate by the inertia.例文帳に追加

マイコンはバッファメモリのデータ量が一定量以上になったらスピンドルモータに供給する電力を遮断し、惰性で回転させながら、ＰＬＬの同期が外れるまでデータの読み出しを行う。 - 特許庁

To solve a problem that the output timing of effective output data is not constant for every test in a test employing automatic test equipment (ATE) for a data output circuit in an LSI (large scale integrated circuit) comprising a PLL (phase locked loop) circuit or the like.例文帳に追加

ＰＬＬ回路等を含むＬＳＩ中のデータ出力回路に対する自動テスト装置（ＡＴＥ）を用いたテストでは、有効な出力データの出力タイミングがテスト毎に一定でない。 - 特許庁