「PLL」に関連した英語例文の一覧と使い方(40ページ目) - Weblio英語例文検索

In the case of restoring the operation of the PLL 21, a second flip-flop 23 uses no clock signal CLK but uses a write enable signal WE being an external control signal.例文帳に追加

ＰＬＬ２１の動作を復帰させる場合は、第２のフリップフロップ２３により、クロック信号ＣＬＫを使用せずに外部制御信号であるライトイネーブル信号ＷＥにて復帰させる。 - 特許庁

To provide an optical disk reproducing device capable of stably improving accuracy of frequency acquisition of a PLL frequency by suppressing false detection of a synchronization signal due to intercode interference, even when offset or the like occurs.例文帳に追加

符号間干渉による同期信号誤検出を抑制し、オフセット等発生時にも安定的にＰＬＬ周波数引き込み精度を向上させる光ディスク再生装置を実現する。 - 特許庁

In a digital PLL circuit, a first variable delay circuit 4 has four delay unit circuits 22 to 25, each of which has at least two delay elements(DE) and two switches.例文帳に追加

デジタルＰＬＬ回路において、第１可変遅延回路４は４段の遅延単位回路２２〜２５を備え、各遅延単位回路は少なくとも２つの遅延素子（ＤＥ）と２つのスイッチとを含む。 - 特許庁

An input stop circuit 17 is provided on an input side of a PLL 16 included in the serial-parallel conversion circuit 15 of a display controller 12, and an output stop circuit 18 is provided on an output side.例文帳に追加

ディスプレイコントローラ１２のパラシリ変換回路１５に含まれるＰＬＬ１６の入力側に入力停止回路１７を、出力側に出力停止回路１８を設ける。 - 特許庁

To stop power feeding to an actuator, when an oscillator falls into failure, in a power supply control apparatus having a PLL circuit which outputs a clock of a bottom operation frequency in the case of input stop.例文帳に追加

入力停止時に最低動作周波数のクロックを出力するＰＬＬ回路を有する電源制御装置において、発振器の故障の場合にアクチュエータへの給電を停止させる。 - 特許庁

To provide: a PLL device which can quicken the synchronization speed of an external synchronizing signal and an internal synchronizing signal while holding down the cost; a video image synchronous controller; and a display device.例文帳に追加

コストを抑えつつ、外部同期信号と内部同期信号との同期スピードを早くすることができるＰＬＬ装置、映像同期制御装置及び表示装置を提供する。 - 特許庁

To provide a clock generating circuit with which a clock with desired frequencies is obtained without requiring any high speed or highly precise PLL, or without generating the incase of current consumption or the increase of a chip area.例文帳に追加

高速、高精度なＰＬＬが不要で、消費電流の増加、チップ面積の増大を招くことなく所望の周波数のクロックを得られるクロック生成回路を提供する。 - 特許庁

To realize a PLL circuit, capable of widening the band of a reference frequency by improving output jitter characteristics even if it incorporates a filter so as to reduce a trigger time until synchronization.例文帳に追加

フィルタ内蔵であっても出力ジッタ特性が向上し、同期までのトリガ時間が短縮し、基準周波数の帯域を広くできるようにしたＰＬＬ回路を実現する。 - 特許庁

A residual monitor section 6 is provided to the buffer memory 2 and a frequency control section 7 for setting the frequency of the clock signal generated by the PLL circuit 5 is connected to the residual capacity monitor section 6.例文帳に追加

バッファメモリ２に残量監視部６を設け、この残量監視部６に前記ＰＬＬ回路５で生成するクロック信号の周波数を設定する周波数制御部７を接続する。 - 特許庁

To provide a PLL circuit that can output a line lock clock signal with a very high multiple number synchronously with a horizontal synchronizing signal in a system such as a TV or a VTR without deteriorating the quality of the clock signal such as jitter.例文帳に追加

ＴＶやＶＴＲなどのシステムにおいて、水平同期信号に同期した非常に高い逓倍数のラインロッククロック信号を、ジッタなどのクロック品質を劣化させずに出力させる。 - 特許庁

The rotational reference signal which is set as the reference signal of the PLL control of a scanner motor is selected among S1-S4 based on a color slippage amount so that the color slippage amount is made minimum.例文帳に追加

色ずれ量に基づいて、色ずれ量が最も小さくなるように、スキャナモータのＰＬＬ制御の基準信号となる回転基準信号をＳ１〜Ｓ４の中から選択する。 - 特許庁

The setting value storage means 37 sets again each of programs A, N of the PLL circuit 38 according to the adjustment value C0 so as to give a sampling clock SCLK with the frequency fo to an A/D converter 26.例文帳に追加

設定値保持手段37は、調整値C0に従い、ＰＬＬ回路38の各プログラム値Ａ，Ｎを設定し直し、周波数foのサンプリングクロックSCLKがＡ／Ｄ変換器26に入力されるようにする。 - 特許庁

To provide a PLL frequency synthesizer capable of switching an oscillated frequency band, wherein characteristics are improved by maintaining a prescribed loop bandwidth independently of a change in the oscillated frequency band.例文帳に追加

発振周波数帯域を切り替え可能なＰＬＬ周波数シンセサイザについて、発振周波数帯域の変化にかかわらず一定のループ帯域幅を維持可能にし、特性の改善を図る。 - 特許庁

The formation of the reference frequency is performed based on the frequency converted signal obtained by subjecting the signal of the time pulses included in the GPS radio waves to frequency conversion by using a PLL circuit.例文帳に追加

基準周波数の生成は、ＧＰＳ電波に含まれる時間パルスの信号をＰＬＬ回路を用いて周波数変換し、周波数変換された信号に基づいて行う。 - 特許庁

A bit clock signal BC generated by a PLL circuit 20 synchronized with a fine clock mark signal FCM is frequency divided by frequency dividers 204, 38 to be imparted to a phase comparator 42.例文帳に追加

ファインクロックマーク信号ＦＣＭに同期してＰＬＬ回路２０により生成されるビットクロック信号ＢＣを分周器２０４，３８により分周して位相比較器４２に与える。 - 特許庁

Self-running frequencies of the voltage controlled oscillators 3 and 7 are switched in accordance with an input signal to the PLL circuit part 100, and also, frequency division ratios of the variable frequency dividers 10 and 8 are switched.例文帳に追加

ＰＬＬ回路部１００への入力信号に応じて電圧制御発振器３，７の自走周波数を切り替えるとともに可変分周器１０，８の分周比を切り替える。 - 特許庁

To provide a reproduction clock generation circuit which pulls in PLL stably and quickly without being affected by a flaw on a medium in a short preamble section rather than a fixed cycle pattern.例文帳に追加

一定周期パターンではない短いプリアンブル部にて媒体の傷等の影響を受けず、安定に高速にＰＬＬを引き込むことが可能な再生クロック生成回路を提供する。 - 特許庁

To making the frequency of an oscillating frequency high, even under a voltage reduction tendency of a logic circuit to be used for a PLL (Phase Locked Loop) circuit while reducing a tolerance of the oscillating frequency in a resonance circuit.例文帳に追加

共振回路における発振周波数の公差を低減し、ＰＬＬ回路に用いられる論理回路の低電圧化傾向の下でも、発振周波数の高周波化を図る。 - 特許庁

To provide a PLL (Phase Locked Loop) circuit which obtains a VCO (Voltage Controlled Oscillator) output having satisfactory spurious output characteristics with respect to all channels and which has suppressed fluctuation in the characteristics due to a temperature change.例文帳に追加

全てのチャンネルについてスプリアス特性が良好なＶＣＯ出力を得ることができ、温度変化による特性変動を抑えることができるＰＬＬ回路を提供する。 - 特許庁

The PLL modulator is designed to perform two-point modulation between a first modulation route for applying dividing ratio modulation to a divider 4 and a second modulation route for applying direct modulation to a VCO.例文帳に追加

ＰＬＬ変調器は、分周器４に分周比変調をかける第１の変調ルートと、ＶＣＯに直接変調をかける第２の変調ルートとの２点変調を行う。 - 特許庁

To provide a video detection circuit in which, when an over-modulation state is detected, a video signal is prevented from being returned, and drifting in the VCO oscillation frequency of a PLL circuit is reduced.例文帳に追加

過変調状態が検出された時に、映像信号の折り返しを防止すると共に、ＰＬＬ回路のＶＣＯ発振周波数のドリフトを小さくした映像検波回路を提供する。 - 特許庁

To eliminate the need for a PLL circuit while ensuring a robust performance for variation in a power source voltage, or a quality of a triangular wave, in the triangular wave generating circuit of a class D amplifier.例文帳に追加

Ｄ級増幅器の三角波生成回路において、電源電圧の変動に対する増幅利得のロバスト性や三角波の品質を確保しつつ、ＰＬＬ回路を不要とする。 - 特許庁

To provide a PLL frequency synthesizer circuit in which the oscillation frequency of a voltage-controlled oscillator (VCO) circuit can be caused to approach a desired frequency more reliably than by the conventional technique.例文帳に追加

従来よりも確実に電圧制御発振回路（ＶＣＯ）の発振周波数を所望の周波数に近づけることが可能なＰＬＬ周波数シンセサイザ回路を提供する。 - 特許庁

To provide a phase locked loop (PLL) circuit which is excellent in performance such as phase error and frequency accuracy, is inexpensive, and utilizes a voltage controlled oscillator (VCO) having a wide control voltage input range.例文帳に追加

位相誤差および周波数精度等の性能に優れ、かつ低価格で、広い制御電圧入力範囲を持つ電圧制御発振器を利用したＰＬＬ回路を提供する。 - 特許庁

An attenuator 10 that decreases an amplitude of an input IF signal is connected between an output terminal of an IF signal amplifier 3 and an input terminal of a phase detector 6 of a PLL.例文帳に追加

ＩＦ信号増幅器３の出力端子とＰＬＬの位相検波器６の入力端子との間に、入力ＩＦ信号の振幅を小さくする減衰器１０を接続する。 - 特許庁

To provide a PLL circuit for achieving operation stability by preventing a runaway state even when a voltage controlled oscillation circuit oscillates in a frequency that exceeds a design value of a frequency divider circuit.例文帳に追加

電圧制御発振回路が分周回路の設計値を越えた周波数で発振した場合にも、暴走状態を防止して動作安定を実現するＰＬＬ回路を提供する。 - 特許庁

Thus, the loop filter 110 outputs a voltage signal to the voltage-controlled oscillator 101 when the PLL circuit is turned on to decrease the pull-in time.例文帳に追加

これにより、ＰＬＬ回路をＯＮするときにループフィルタ１１０から電圧制御発振器１０１に電圧信号を出力することにより、プルイン時間を短くすることができる。 - 特許庁

Concretely, the radio transmission circuit is constituted to generate a local oscillation signal used for the RF and IF frequency bands by frequency-dividing an output of a VCO 21 of the RF frequency band PLL.例文帳に追加

具体的には、ＲＦ周波数帯ＰＬＬのＶＣＯ２１の出力を分周することにより、ＲＦ，ＩＦ周波数帯で用いる局部発振信号を生成する構成とする。 - 特許庁

For employing a current output type comparator for a PLL circuit phase comparator 1 and for shortening the settling time, a constant-current source 2 is connected to the output terminal of the current output type phase comparator 1.例文帳に追加

ＰＬＬ回路の位相比較器１を電流出力型とし、セットリング時間を短縮するために、電流出力型位相比較器１の出力端に定電流源２を接続する。 - 特許庁

Also, if a minute phase difference indicating "1" or "2" appear consecutively after the PLL circuit is locked, the phase difference normalization circuit shifts a normalization coefficient gradually until "1" and "2" appear at random.例文帳に追加

また、位相差正規化回路は、ＰＬＬ回路のロック後に、”１”または”２”を示す微少位相差が連続して現れるときに、”１”と”２”がランダムに現れるまで正規化係数を徐々にずらす。 - 特許庁

To perform reproducing processing in sure accordance with the various kinds of formats related with the number of the channels of audio data by automatically adjusting a PLL frequency in a digital VTR.例文帳に追加

デジタルＶＴＲにおいて、オーディオデータのチャンネル数に関連する種々のフォーマットに対し、ＰＬＬ周波数を自動調整することにより、確実に対応して再生処理をする。 - 特許庁

To provide an information recording and reproducing device which makes PLL(phase locked loop) wide-band without being affected by a delay element and can realize stable phase locking with good followup ability to a sample value series.例文帳に追加

遅延要素の影響を受けずにＰＬＬを広帯化し、サンプル値系列に対し良好な追従性で安定な位相同期を実現可能な情報記録再生装置を提供する。 - 特許庁

To achieve stable PLL pull-in even when a large-scale system including a master device, a plurality of repeaters, and a plurality of slave devices uses a synchronizing signal having a relatively long code length.例文帳に追加

親機、複数台の中継機、複数台の子機を備えた大規模なシステムで符号長が比較的長い同期信号を用いても、安定したＰＬＬの引き込みを実現可能とする。 - 特許庁

This device realizes the miniaturized two-way communication device that employs a PLL synthesizer section 52 that is used in common for a transmission section 50 including a modulation circuit 10 and for a reception section 51.例文帳に追加

変調回路１０を含む送信部５０と受信部５１で共通に使用されるＰＬＬシンセサイザ部５２を用いることにより小型化の双方向通信装置を実現した。 - 特許庁

To provide a PLL circuit which reduces power consumption of even a system which is powered ON and OFF frequently in a short time by reducing the electric power loss.例文帳に追加

短時間で頻繁に電源がＯＮ／ＯＦＦされるようなシステムにおいても、電力的ロスを小さくし、従来に比べて、より低消費電力化することができるＰＬＬ回路を提供する。 - 特許庁

To suppress performance degradation of a PLL and a Viterbi decoder by preventing the generation of a pseudo-lock in a JFB offset compensator whose use has conventionally been limited due to a tendency to generate the pseudo-lock.例文帳に追加

従来疑似ロックが発生し易いために使用が制限されていたＪＦＢオフセット補償器の疑似ロック発生を防止し、ＰＬＬ及びヴィタビ復号器の性能劣化を抑制する。 - 特許庁

A new PLL circuit is accomplished which is capable of freely changing a natural angular frequency ωn and a damping factor ξ without switching a resistor circuit or a capacitor circuit.例文帳に追加

抵抗回路や容量回路をスイッチングすることなく、自然角周波数ωｎとダンピングファクタζをそれぞれ自由に変えることが可能な、新しい位相同期回路が実現される。 - 特許庁

To provide a data reproducing device which stably generates a clock with satisfactory accuracy even in the case of drastic deterioration in the resolution of a reproduction signal and uses high-speed and stable data PLL.例文帳に追加

再生信号の分解能が著しく低下した場合にも、安定して精度よくクロックを生成し、高速かつ安定したデータＰＬＬを用いたデータ再生装置を提供する。 - 特許庁

The PLL circuit 10 is provided with a reference oscillator 1, first and second dividers 2a, 2b, a third divider 11, a phase comparator 3, a low area passing filter 4 and a voltage control oscillator 5.例文帳に追加

ＰＬＬ回路１０は、基準発振器１、第１及び第２分周器２ａ，２ｂ、第３分周器１１、位相比較器３、低域通過フィルタ４、電圧制御発振器５を備える。 - 特許庁

The PLL circuit 34 performs synchronous pull-in so that the frequency of a rotation pulse from the rotation detector 32 of the bearing 20 and the frequency of the A/D conversion trigger pulse establish a proportional relation.例文帳に追加

ＰＬＬ回路３４は、軸受２０の回転検出器３２からの回転パルスの周波数とＡ／Ｄ変換トリガパルスの周波数とが比例関係となるように同期引き込みを行なう。 - 特許庁

The PLL oscillation circuit 110 generates in the VCO 120 an oscillation signal obtained by giving a delay of a predetermined cycle of a reference signal to the reference signal according to an input of a reference clock.例文帳に追加

ＰＬＬ発振回路１００は基準クロックの入力に応じた基準信号に、基準信号の所定周期分の遅延を与えた発振信号をＶＣＯ１２０において生成する。 - 特許庁

Mixers 18, 19 apply frequency conversion to an IF signal received from a LNB (Low-Noise Block Converter) 3 on the basis of a channel selection frequency from a PLL circuit 12 to generate I/Q baseband signals 15.例文帳に追加

ミキサ１８および１９は、ＬＮＢ３から受けたＩＦ信号７をＰＬＬ回路１２からの選局周波数に基づいて周波数変換し、Ｉ／Ｑベースバンド信号１５を生成する。 - 特許庁

The slice circuit comprises a data bus 8, a control register 1, a text RAM 2, a digital calculation circuit 3, a timing control circuit 4, an A/D converter 5, a SYNC separator 6, and a PLL circuit 7.例文帳に追加

データバス８と、制御レジスタ１と、テキストＲＡＭ２と、デジタル演算回路３と、タイミング制御回路４と、Ａ／Ｄコンバータ５と、ＳＹＮＣセパレータ６と、ＰＬＬ回路７とで構成する。 - 特許庁

To prevent PLL from increasing in error in data reproduction and prevent the error rate from worsening, by solving the edge shift problem, when recording a minute mark train which does not exceed the diffraction limit of an optical system.例文帳に追加

光学系回折限界以下の微小マーク列を記録した場合のエッジシフトの問題を解決し、データ再生におけるＰＬＬの誤差増加の防止、エラーレートが悪化しないようにする。 - 特許庁

Reception and transmission system circuits, such as LNA, mixers, and PLL other tan a VCO circuit, are formed in a semiconductor chip 6, and the VCO circuit is formed in separate semiconductor chips 4 and 5.例文帳に追加

受信系および送信系回路（ＬＮＡ、ミキサ、ＰＬＬ、ＶＣＯ等）のうち、ＶＣＯ回路以外の回路を、半導体チップ６内に形成し、ＶＣＯ回路を別チップ（半導体チップ４、５）とする。 - 特許庁