「PLL」に関連した英語例文の一覧と使い方(39ページ目) - Weblio英語例文検索

The reception circuits 11 to 17 of a synthesizer system are arranged by a super heterodyne system using the oscillation signal of VCO 21 of PLL 20 as a local oscillation signal.例文帳に追加

ＰＬＬ２０のＶＣＯ２１の発振信号を局部発振信号として使用するスーパーヘテロダイン方式でシンセサイザ方式の受信回路１１〜１７を設ける。 - 特許庁

A control voltage V is supplied from a PLL (phase-locked loop) 10 consisting of a phase difference detector 11 and VCO (voltage controlled oscillator) 12 to a delay circuit 40.例文帳に追加

位相差検出器１１とＶＣＯ（電圧制御発振器）１２とで構成されたＰＬＬ（位相同期ループ）１０から、遅延回路４０へ制御電圧Ｖを供給する。 - 特許庁

A PLL circuit 32 generates a communication clock C4 for a digital communication reception circuit 31 and a panel driver clock C5 of a panel driver circuit 33 following to the communication clock C3.例文帳に追加

ＰＬＬ回路３２は、通信クロックＣ３に追従して、デジタル伝送受信回路３１の通信クロックＣ４およびパネルドライバ回路３３のパネルドライバクロックＣ５を発生する。 - 特許庁

In a timing mechanism, the need for a phase locked loop (PLL) macro cell for providing a timing reference and a timing signal in an IC is removed.例文帳に追加

本発明におけるタイミングメカニズムは、ＩＣにおけるタイミング基準及びタイミング信号を提供するためにフェーズロックループ（ＰＬＬ）マクロセルに対する必要性を取除いている。 - 特許庁

A clock providing control circuit is coupled between a clock generating circuit (PLL 11) and a synchronous circuit (an integer unit 13, a command cache 14 and a data cache 15).例文帳に追加

クロック発生回路（ＰＬＬ１１）と同期回路（整数ユニット１３，命令キャッシュ１４、データキャッシュ１５）との間にクロック供給制御回路が接続されている。 - 特許庁

To provide a spread spectrum clock generator circuit which automatically compensates for variations in passive component values, system gain and charge pump current in a Phase Locked Loop (PLL) circuit.例文帳に追加

位相ロックループ回路内の受動素子値およびシステム利得およびチャージポンプ電流の変動を自動的に補正するスペクトル拡散クロック発生器回路を提供する。 - 特許庁

The PLL circuit 1 is supplied with a clock signal CLK output from the receiver RC, and generates a fast clock signal SCLK obtained by frequency-multiplying the clock signal.例文帳に追加

ＰＬＬ回路１は、レシーバＲＣから出力されるクロック信号ＣＬＫが入力され、その信号を周波数逓倍した高速クロック信号ＳＣＬＫを生成する。 - 特許庁

To inverters 13, 14 of a delay buffer 7 constituting an oscillator of a PLL circuit, supply current is supplied via a transistor 8 for current restriction.例文帳に追加

ＰＬＬ回路のオシレータを構成する遅延バッファ７のインバータ１３，１４は、電流制限用トランジスタであるトランジスタ８を介して電源電流が供給されている。 - 特許庁

The synchronizing signals are sent to a PLL circuit comprised of a phase comparator 15, a low-pass filter 16, a voltage controlled oscillator 17 and a phase counter 18.例文帳に追加

同期信号は、ＰＬＬ回路を構成する位相比較器１５、ローパスフィルタ１６、電圧制御発振器１７及び位相カウンタ１８から成るＰＬＬ回路に送られる。 - 特許庁

In this case, the mixer circuit 11 is realized by a GaAsMMIC, the local oscillation circuit OSC is by an Si element and the phase locked loop PLL is realized by an Si element.例文帳に追加

この際、混合回路１１はＧａＡｓＭＭＩＣ、局部発振回路ＯＳＣはＳｉ素子、位相同期ループ回路ＰＬＬはＳｉ素子にそれぞれ設けらている。 - 特許庁

To provide a PLL circuit that is reduced in characteristic variation and temperature dependency with respect to a plurality of input signals, wherein the cost reduction is attained when handling a plurality of frequencies.例文帳に追加

複数の入力信号に対して特性ばらつき，温度依存性の少ないＰＬＬ回路を提供し、複数の周波数を扱う場合においてコストダウンを図る。 - 特許庁

To make it possible to obtain PLL speed control essential for a color LBP(laser beam printer) by effectively utilizing a relatively inexpensive scanner motor unit used for a monochromatic LBP, etc.例文帳に追加

モノクロＬＢＰなどに用いられている比較的廉価なスキャナモータユニットを有効に利用して、カラーＬＢＰに必須なＰＬＬ速度制御が得られるようにする。 - 特許庁

To provide a PLL frequency synthesizer capable of reducing a natural frequency ω_n of a loop filter while suppressing increase of an area of a capacitive element of the loop filter.例文帳に追加

ループフィルタの容量素子の面積の増大を抑制しつつループフィルタの自然周波数ω_ｎを小さくすることができるＰＬＬ周波数シンセサイザを提供する。 - 特許庁

A clock generation part 6 comprises a PLL 204; flip-flops 205, 206, 207, 208, an AND gate 209, OR gates 210, 211, and an inverter 212.例文帳に追加

クロック生成部６は、ＰＬＬ２０４、フリップフロップ２０５、２０６、２０７および２０８、ＡＮＤゲート２０９、ＯＲゲート２１０および２１１、ならびにインバータ２１２を備える。 - 特許庁

Also, a time required for address reproduction can be shortened by controlling operation of a wobble PLL in accordance with a lock state and making take-in stable and high speed.例文帳に追加

また、ロック状態に応じてウォブルＰＬＬの動作を制御して引込を安定化かつ高速化することにより、アドレス再生までの時間を短縮することができる。 - 特許庁

The problem of a technique for controlling an output driver of an existing PLL or DLL base is caused by the fact that an analog block is included and a closed-loop circuit is used.例文帳に追加

既存のＰＬＬ又はＤＬＬ基盤の出力ドライバー制御技術の問題点は、アナログブロックを含み、廃−ループ回路で実現されるという点に起因する。 - 特許庁

The PLL circuit is provided with a charge pump circuit 12 that resets a charge pump signal in response to an input of an unstable detection signal and with a PLL lock instability detection circuit 13 that outputs an unstable detection signal to the charge pump circuit 12 when a loop filter output signal from a loop filter 3 reaches a prescribed level or more over a prescribed time.例文帳に追加

不安定検出信号の入力に応じてチャージポンプ信号をリセットするチャージポンプ回路１２と、ループフィルタ３からのループフィルタ出力信号が所定時間以上に渡って所定レベル以上になった場合に、チャージポンプ回路１２に不安定検出信号を出力するＰＬＬロック不安定検出回路１３とを備えた。 - 特許庁

To provide a PLL oscillation circuit which removes unnecessary frequency signal components in an oscillation loop with a simple structure to obtain stabilized oscillation output even when an oscillation frequency is changed to a wide band, as the PLL oscillation circuit including a buffer amplifier, a multiplication circuit, and a filter which removes the unnecessary frequency components in a loop.例文帳に追加

ループ中に、バッファアンプや逓倍回路と、不要周波数成分を除去するフィルタを含むＰＬＬ発振回路において、広帯域に発振周波数を変化させた場合でも、簡単な構成によって、発振ループ中の不要周波数信号成分を除去し、安定化した発振出力を得ることが可能なＰＬＬ発振回路を提供する。 - 特許庁

Thereby, the stable wobble synchronizing clock can be normally outputted at the side of the 1st PLL circuit, and the wobble synchronizing clock is inputted when the RF signal is not detected in the 2nd PLL circuit, thereby the oscillating frequency is made not to be largely deviated from the target value.例文帳に追加

これにより、第１のＰＬＬ回路側において、安定したウォブル同期クロックを定常的に出力させることが可能となるので、第２のＰＬＬ回路においては、ＲＦ信号が検出されないときには、このウォブル同期クロックを入力するようにして、その発振周波数が目標値からおおきく外れないように維持させることが可能になる。 - 特許庁

To provide a clock supplying device and method capable of performing a high speed operation by supplying a clock without waiting for the oscillation stabilization of a clock multiplying PLL even just after a power is supplied, and reducing power consumption by stopping the operation of the clock multiplying PLL in a power saving mode.例文帳に追加

電源投入直後であってもクロック逓倍ＰＬＬの発振安定化を待たずにクロック供給を行うことで高速動作を行う事が可能であり、また省電力モード時において、クロック逓倍ＰＬＬの動作を停止することで低消費電力を実現できることを可能としたクロック供給装置及びクロック供給方法を提供する。 - 特許庁

Voltage variation of control voltage Vcont inputted to a voltage controlled oscillator 140 composing a PLL circuit 100, is detected by analog signal processing of a sample hold circuit 11 and a differential amplifier 12, and a window comparator 13 outputs a signal 'OUT' for discriminating lock/ unlock state of the PLL circuit 100.例文帳に追加

ＰＬＬ回路１００を構成する電圧制御発振器１４０に入力されるコントロール電圧Ｖｃｏｎｔの電圧変動を、サンプル・ホールド回路１１，差動アンプ１２によるアナログ的な信号処理によって検出し，ウインドウ・コンパレータ１３でＰＬＬ回路１００のロック／アンロック状態を判定するための信号ＯＵＴを出力する。 - 特許庁

The clock supplying circuit 16 is constituted with a frequency variable PLL circuit to switch the oscillation frequency of the PLL circuit with a control means 14 when the frequency band of the signal received with the signal receiving unit 10 is interfered with the frequency of the clock signal of the clock supplying circuit 16.例文帳に追加

そして、クロック供給回路１６を、周波数可変型のＰＬＬ回路により構成し、信号受信部１０で受信する信号の周波数帯と、クロック供給回路１６のクロック信号の周波数とが互いに干渉する関係にある場合に、制御手段１４によりＰＬＬ回路の発振周波数を切り換える構成とした。 - 特許庁

A selector 14 receives the delayed clock outputted from the phase delay means 13 and a clock outputted from the PLL circuit 12, and uses the delayed clock as an operational clock when only clock in one system acting as a currently used system is interrupted, but otherwise uses a clock outputted from the PLL circuit 12 as an operational clock.例文帳に追加

セレクタ１４は、位相遅延手段１３の出力する遅延クロックとＰＬＬ回路１２から出力されるクロックを入力して、現用系となる一方の系統クロックのみに断が発生したときには遅延クロックを運用クロックとする一方、これ以外の場合にはＰＬＬ回路１２から出力されるクロックを運用クロックとする。 - 特許庁

To provide a PLL controller which expands a reception dynamic range of a PLL and improves noise tolerance, and stably operates without having an influence of variation in characteristics of an analog element to obtain wide-range stable jitter characteristics even when used for a large-scale PLC system in which various large-amplitude noises and transmission loss increase and a noise level also increases.例文帳に追加

各種大振幅雑音、伝送路ロスの増大、雑音レベルの増大が発生するような大規模なＰＬＣシステムに用いても、ＰＬＬの受信ダイナミックレンジ拡大、雑音耐力向上が実現でき、アナログ素子の特性のバラツキなどに影響されずに安定して動作し、広範囲な安定したジッタ特性が得られるようにする。 - 特許庁

In a radio communication apparatus TR comprising a PLL frequency synthesizer and is equipped with transmission/reception functions of multiple modes is response to operation of a mode switchover means, a time constant switchover means 35, which switches over time constant circuits RC1 and RC2 for a loop filter 33 of the PLL frequency synthesizer 3 in linkage with operation of the mode switchover means, is provided.例文帳に追加

ＰＬＬ周波数シンセサイザを有して、モード切り換え手段の操作に応じて複数のモードの送受信機能を備えた無線通信機ＴＲにおいて、ＰＬＬ周波数シンセサイザ３のループフィルタ３３の時定数回路ＲＣ１，ＲＣ２をモード切り換え手段の操作に連動させて切り換える時定数切り換え手段３５を備えた。 - 特許庁

In a fast-retrain sequence, a step for performing PLL synchronization training and TCM-ISDN burst (FEXT segments and NEXT segments) synchronization training after receiving a C-RECOV signal from the station side, and a step for transmitting an R-RECOV2 signal from the subscriber side to the station side after completing the PLL synchronization and the TCM-ISDN burst synchronization.例文帳に追加

ファストリトレインシーケンスで、局側からＣ−ＲＥＣＯＶ信号を受けてＰＬＬ同期トレーニング及びＴＣＭ−ＩＳＤＮバースト（ＦＥＸＴ区間とＮＥＸＴ区間）同期トレーニングを行うステップと、ＰＬＬ同期及びＴＣＭ−ＩＳＤＮバースト同期終了後に、Ｒ−ＲＥＣＯＶ２信号を加入者側から局側へ送信するステップを有する。 - 特許庁

A control voltage detecting conductive line 16 for detecting a control voltage is provided to the sacrificed plate area X from a halfway part of a conductive line for a control voltage, which reaches a control voltage input part 7 of a voltage controlled oscillator 2 from an oscillator control circuit 3 of the PLL circuit 1 in the area Z for PLL circuit formation through a loop filter 4.例文帳に追加

ＰＬＬ回路形成用領域ＺにおけるＰＬＬ回路１の発振器制御回路３からループフィルタ４を通って電圧制御発振器２の制御電圧入力部７に至るまでの制御電圧の導通路の途中の部位から捨て板領域Ｘまで、制御電圧を検出するための制御電圧検出用導通路１６を設ける。 - 特許庁

In a device for recording and reproducing information, and when an error occurs in an area where the AGC/PLL signals on the recording medium are recorded, and when the information are successively recorded over several sectors, the data are reproduced by using the AGC/PLL signals of the successive sectors without retrying, or by minimum retrying.例文帳に追加

情報を記録・再生する装置において、かつ、その記憶媒体上のＡＧＣ／ＰＬＬ信号を記録してある領域にエラーが生じた場合、その情報が数セクタ連続して記録されている場合、連続するセクタのＡＧＣ／ＰＬＬ信号を用いることによってリトライを行うことなく、または最小限のリトライでデータの再生を行う。 - 特許庁

A second PLL synthesizer 9 controls the frequency of local oscillated signals generated from a second VCO 10 by comparing the phase of the local oscillated signals with that of the reference-frequency signal supplied from the oscillator 2 through the first PLL synthesizer 3 after adjusting the frequency of the reference-frequency signal by dividing the frequency, and so on.例文帳に追加

第２のＰＬＬシンセサイザ９は、第１のＰＬＬシンセサイザ３を介して水晶発振器２から供給された基準周波数信号を分周して周波数を調整するなどしたのち、第２のＶＣＯ１０により生成されたローカル発振信号との間で位相を比較し、第２のＶＣＯ１０が生成するローカル発振信号の周波数を制御する。 - 特許庁

The PLL controller includes a timing extracting circuit which extracts a timing phase vector signal from an input signal, a VCXO which controls the phase and/or oscillation frequency of a reference signal based upon a supplied control coefficient, and a secondary PLL circuit which outputs the control coefficient based upon the phase or phase difference of the extracted timing phase vector signal.例文帳に追加

ＰＬＬ制御装置は、入力信号からタイミング位相ベクトル信号を抽出するタイミング抽出回路と、供給される制御係数に基づき基準信号の位相及び／又は発振周波数を制御するＶＣＸＯと、タイミング位相ベクトル信号の位相及び位相差に基づき制御係数を出力する２次ＰＬＬ回路とを備える。 - 特許庁

Thereby, such trouble is dissolved that the PLL circuit of a high frequency is hard to design generally and stability of the PLL is deficient.例文帳に追加

ＰＬＬ回路に入力された光ピックアップの出力信号の基準クロックの周波数Ａに対し、ＶＣＯ１３から出力されるクロックの周波数Ｂの制御範囲を、ｎを２以上の整数としたとき、Ａ／（ｎ＋１）＜Ｂ＜Ａ／（ｎ—１）に制限し、１／ｎのクロックでＰＬＬを安定にかける回路を実現し、データの復調や性能評価の指標のひとつであるジッタ評価を可能とする。 - 特許庁

When two local oscillators 15a and 15b select the same local oscillation frequency in a broadcast signal receiving device provided with a plurality of tuners, a local oscillation frequency of a PLL circuit 21a or PLL circuit 21b is shifted so that local deterioration in projecting equivalent C/N ratio is not caused even in case of mutual interference.例文帳に追加

複数のチューナが設けられた放送信号受信装置において、２つの局部発振器１５ａと１５ｂとで同一の局部発信周波数が選択されたとき、仮に相互干渉が合った場合でも突出した等価Ｃ／Ｎ比の局所的な劣化が生じないようにＰＬＬ回路２１ａ又はＰＬＬ回路２１ｂの局部発信周波数を変位させる。 - 特許庁

To provide a PLL(Phase Locked Loop) control method and a PLL circuit which can solve a problem of an unstable output of a voltage controlled oscillator when the frequency of an input signal is not within a variable range of the voltage controlled oscillator or when the input signal is absent and which can give a stable output even when the input signal includes sudden fluctuations.例文帳に追加

従来の入力信号の周波数が電圧制御発振器の可変範囲でない場合や、入力信号がない場合に、電圧制御発振器の出力が安定しないという問題点を解決し、入力信号に突発的な変動があっても安定した出力を得られるＰＬＬ制御方法及びＰＬＬ回路を提供する。 - 特許庁

The microcomputer is equipped with an edge detection circuit 20, a PLL circuit 10, a counter 30, a detection part 50 of an external generation clock signal stop and a circuit of the external generation clock signal stop for stopping input of the external generation clock signal to the edge detection circuit 20 and a PLL circuit 10 while the external clock stop detection signal is output.例文帳に追加

エッジ検出回路２０と、ＰＬＬ回路１０と、カウンタ３０と、外部生成クロック信号停止検出部５０と、外部クロック停止検出信号が出力されている間前記エッジ検出回路およびＰＬＬ回路１０への外部生成クロック信号の入力を停止させる外部生成クロック停止回路とを備える。 - 特許庁

In the clock distribution circuit and distribution method and the clock supply circuit, the length of a 1st clock wire is controlled to be nearly equal to the length of a 2nd clock wire, and a difference between the length of a feedback loop of a 1st PLL circuit and that of a 2nd PLL circuit is controlled so as to be nearly equal to the length of the transmission line.例文帳に追加

本発明のクロック分配回路及び分配方法並びにクロック供給回路は、第１のクロック線の長さと第２のクロック線の長さとがほぼ等しく、且つ、第１のＰＬＬ回路のフィードバックループの長さと第２のＰＬＬ回路のフィードバックループの長さとの差が伝送路の長さにほぼ等しくなる様に配線長制御されてなる。 - 特許庁

A stream analysis section analyzes transport streams received sequentially to acquire entry point data in a step S21, discontinuous point data are acquired corresponding to a discontinuous generating flag received from a PLL section are acquired in a step S22, the transport packets received sequentially are analyzed and mark point data are acquired in a step S23.例文帳に追加

ステップＳ２１において、ストリーム解析部では、順次入力されるトランスポートストリームが解析されてエントリポイントデータが取得され、ステップＳ２２において、PLL部から入力される不連続発生フラグに対応して不連続点データが取得され、ステップＳ２３において、順次入力されるトランスポートパケットが解析されてマーク点データが取得される。 - 特許庁

A reception IC 1, while controlling the oscillation frequency of a VCO circuit 1f generating a 1st local signal by an integer frequency dividing ratio type PLL circuit 1h at step frequency intervals, controls the oscillation frequency of a VCO circuit 1g generating a 2nd local signal by a fraction type frequency dividing ratio type PLL circuit 1i at step frequency intervals.例文帳に追加

受信ＩＣ１において、第１ローカル信号を発生するＶＣＯ回路１ｆの発振周波数を整数分周比型のＰＬＬ回路１ｈによりステップ周波数間隔で制御する一方、第２ローカル信号を発生するＶＣＯ回路１ｇの発振周波数を分数分周比型のＰＬＬ回路１ｉによりステップ周波数間隔で制御する。 - 特許庁

To provide an automatic free-running frequency stabilizing circuit for a PLL circuit that can reduce a synchronizing time by forcibly shifting the phase of a reference signal or the phase of a compared signal even when the phase difference between the reference signal and the compared signal deviates from a free-running frequency in a VCO(voltage controlled oscillator) being a component of the PLL circuit.例文帳に追加

ＰＬＬ回路を構成するＶＣＯ（電圧制御回路）において、基準側と比較側の信号による位相差が自走周波数を逸脱した場合であっても強制的に基準側又は比較側の信号を位相シフトさせるようにして同期をとる時間を短縮するＰＬＬ回路の自走周波数安定化回路を提供する。 - 特許庁

This memory device includes a command decoder for generating a power-down signal responding to a power-down command, a mode register for storing power-down exit information, a clock synchronization circuit such as a DLL (delayed locked loop) or PLL (phase locked loop) circuit for generating an internal clock signal synchronized with an external clock signal, and a control part for controlling the DLL or PLL circuit.例文帳に追加

メモリ装置はパワーダウン命令に応答してパワーダウン信号を発生する命令デコーダと、パワーダウン脱出情報を貯蔵するモードレジスタと、外部クロック信号に同期される内部クロック信号を発生するＤＬＬまたはＰＬＬ回路のようなクロック同期化回路と、ＤＬＬまたはＰＬＬ回路を制御する制御部とを含む。 - 特許庁

A control section 115 controls a transmission PLL frequency synthesizer section 113 so as to change a radio frequency of a transmission station oscillation signal Stl of the transmission PLL frequency synthesizer section 113 into the frequency of an outband of a reception high frequency section 103 just before a reception slot and restore the changed frequency into the original radio frequency just before a transmission slot.例文帳に追加

送信ＰＬＬ周波数シンセサイザ部１１３の送信局発信号Stlの周波数を、受信スロットの直前で無線周波数から受信高周波部１０３の帯域外の周波数に変え、送信スロットの直前で元の無線周波数に戻すように送信ＰＬＬ周波数シンセサイザ部１１３を制御部１１５が制御する。 - 特許庁

To provide a digital information processing device with a digital signal reproducing circuit equipped with a clock control circuit, wide in frequency pull-in range and short in the pull-in time, in a phase-locked loop (PLL) configuration to increase the gain using an over-sampling method in order to reduce the operation delay time to occur in a digital PLL.例文帳に追加

デジタル方式のＰＬＬで発生する演算遅延時間を短縮するためにオーバーサンプリング方式を用いてゲインを高めるＰＬＬ構成において、周波数引込み範囲が広く、しかも引き込み時間が短いクロック制御回路により構成されたデジタル信号再生回路を備えたデジタル情報処理装置を提供する。 - 特許庁

Based on non-modulated signals transmitted from the active tag 11, the RF tag reader 20 adjusts the dividing ratio of a PLL 214 so that the frequency of baseband signals which are down-converted by local signals output from the PLL 214 becomes a predetermined one, and then starts receiving of data transmitted from the active tag 11.例文帳に追加

本発明のＲＦタグリーダ２０は、アクティブタグ１１からの無変調信号に基づいて、ＰＬＬ２１４から出力された局発信号によってダウンコンバートされたベースバンド信号の周波数が予め定められた周波数になるように、ＰＬＬ２１４の分周比を調節した後に、アクティブタグ１１から送信されたデータの受信を開始する。 - 特許庁

A controllable oscillator DCO generates an output signal CKout of the phase locked loop, and a phase detector PD determines a phase difference between an input clock signal CKin of the PLL 12 and the PLL output signal CKout, and provides a phase detector output signal synchronizing the oscillator DCO with the clock signal CKin being used.例文帳に追加

制御可能なオシレータＤＣＯがフェーズロックループの出力信号ＣＫｏｕｔを発生し、且つ位相検知器ＰＤがＰＬＬ１２の入力クロック信号ＣＫｉｎとＰＬＬ出力信号ＣＫｏｕｔとの間の位相差を決定し、且つオシレータＤＣＯを使用されているクロック信号ＣＫｉｎと同期させる位相検知器出力信号を供給する。 - 特許庁

At frequency pulling, filtering that uses a narrower band than the filtering processing, a frequency detector subsequently detects a frequency and a center frequency of a VCO in the PLL is directly preset.例文帳に追加

周波数引込み時には前述のフィルタよりも広帯域なフィルタ処理後、周波数検出器によって周波数を検出しＰＬＬ内のＶＣＯ中心周波数を直接プリセットする。 - 特許庁

The method for canceling the noise digitizes an intermediate-frequency signal of received signals, detects a noise level by monitoring a digitized intermediate-frequency signal (IF) 2, and synchronizes the IF at the noise level of PLL 7.例文帳に追加

受信信号の中間周波数信号をデジタル化し、このデジタル中間周波数信号（ＩＦ）２をモニタしてノイズレベルを検出し、またノイズレベルをＰＬＬ７でＩＦに同期させる。 - 特許庁