「PLL」に関連した英語例文の一覧と使い方(42ページ目) - Weblio英語例文検索

To provide an SSCG circuit including a new fractional PLL circuit eliminating a principle of operation of changing the frequency division ratio of a frequency divider which reduces jitter in an output clock signal.例文帳に追加

分周器の分周比を変化させることを動作原理としない新規なフラクショナルＰＬＬ回路を含むＳＳＣＧ回路であって、出力クロック信号のジッタを低減する。 - 特許庁

An adder 22 adds a difference between the count of the register 13 and the count of the register 17 to an output of the multiplier 21 and the result of summation is used for a control variable of a PLL to control the VCXO 25.例文帳に追加

加算器２２は、レジスタ１３の値とレジスタ１７の値との差分値を乗算器２１の出力に加算し、これをＰＬＬの制御量とし、ＶＣＸＯ２５を制御する。 - 特許庁

After frequency synchronization (locking) of the VCO and the PLL processing section have been completed (S305), power is applied to the amplifier (S306) and the transmission frame whose generation is finished is wirelessly transmitted (S307).例文帳に追加

そして、ＶＣＯ，ＰＬＬ処理部の周波数同期（ロック）が完了した後（Ｓ３０５）、アンプが電源オンされ（Ｓ３０６）、作成完了した送信フレームが無線送信される（Ｓ３０７）。 - 特許庁

To provide a PLL frequency synthesizer with which excellent communication quality can be realized by improving sprious characteristics in a lock state while securing high speed lock-up characteristics.例文帳に追加

高速ロックアップ特性を確保しながら、ロック状態におけるスプリアス特性をも改善して良好な通信品質を実現することができるＰＬＬ周波数シンセサイザを提供すること。 - 特許庁

To provide a PLL circuit capable of converging on a desired ferequency for a short time when the frequency is changed, with simple and cheap cofiguration required for none of CPU, etc.例文帳に追加

周波数を切替えた際に短時間に希望する周波数に収束するものであって、しかもＣＰＵなどを必要としない簡単な構成で、かつ安価なＰＬＬ回路を提供する。 - 特許庁

To provide a magnetic disk drive capable of normally reading a PLL synchronization signal and avoiding the deterioration of data format efficiency in a vertical magnetic recording method.例文帳に追加

垂直磁気記録方式において、ＰＬＬ同期信号を正常に読み取ることができると共に、データフォーマット効率の低下を回避することができる磁気ディスク装置を提供することにある。 - 特許庁

PSEUDO LOCK DETECTION CIRCUIT AND METHOD, PLL CIRCUIT AND CLOCK DATA RECOVERY METHOD, COMMUNICATION APPARATUS AND METHOD, AND OPTICAL DISK REPRODUCING APPARATUS AND METHOD例文帳に追加

擬似ロック検出回路および擬似ロック検出方法、ＰＬＬ回路およびクロックデータリカバリ方法、通信装置および通信方法、並びに、光ディスク再生装置および光ディスク再生方法 - 特許庁

To provide a clock changeover adjustment circuit that suppresses phase fluctuation in a selected clock signal so as to allow a PLL circuit to stably follow the phase of the selected clock signal.例文帳に追加

選択クロック信号の位相変動を抑制することでＰＬＬ回路で安定して選択クロック信号の位相を追従できるクロック切替調整回路を提供すること。 - 特許庁

A phase difference detecting circuit 22 detects a control voltage supplied to VCO of the PLL oscillation circuit 20 so as to detect the phase difference between the synchronizing signal and the internal clock signal.例文帳に追加

位相差検出回路２２は、ＰＬＬ発振回路２０のＶＣＯに供給される制御電圧を検出することで、同期信号と内部クロック信号の位相差を検出する。 - 特許庁

At the time of changing the processing rate of the signal processing corresponding to the change of the input rate of the data, a digital clock signal generator 27 is arranged instead of the analog PLL.例文帳に追加

データの入力レートの変化に対応して信号処理の処理レートを変化させる際に、アナログＰＬＬの代わりにデジタルクロック信号生成器２７を設けて課題を解決する。 - 特許庁

An analog-to-digital converter 12 converts the picture signal into digital by using a sampling clock wherein a phase of the sampling clock from the PLL circuit 7 is slightly shifted via a delay circuit 11.例文帳に追加

Ａ／Ｄ変換器１２は前記映像信号を、前記ＰＬＬ回路からのサンプリングクロックを、遅延回路１１を介して、わずかに位相をずらしたサンプリングクロックによりデジタル変換する。 - 特許庁

To achieve pull in of a PLL circuit for clock reproduction in a short period of time, to improve the precision of its frequency control, and to obtain a stable clock signal.例文帳に追加

クロック再生のためのＰＬＬ回路の引き込みを短時間で実現し、かつその周波数制御の精度を改善するとともに、安定したクロック信号が得られるようにする。 - 特許庁

To always optimally constitute the loop band of a PLL in the carrier recovery circuit of a composite modulated wave signal obtained by frequency modulating a quadrature modulated signal with an SC signal.例文帳に追加

直交変調信号をＳＣ信号でさらに周波数変調した複合変調波信号の搬送波再生回路において、ＰＬＬのループバンドを常に最適に構成する。 - 特許庁

To provide a circuit capable of performing phase shift more accurately over the entire range between 0 and 2π in a clock in a clock phase shift circuit provided with a PLL circuit and a frequency division counter.例文帳に追加

ＰＬＬ回路と分周カウンタを具備したクロック位相シフト回路において、０〜２πの全範囲に渡って、しかも、より正確に位相シフトができる回路を提供すること。 - 特許庁

This testing device of the PLL circuit having a phase comparator 1, a loop filter 2, a VCO 3 and a prescaler 4 is equipped with the first switch 11 and the second switch 12.例文帳に追加

この発明は、位相比較器１、ループフィルタ２、ＶＣＯ３、およびプリスケーラ４を有するＰＬＬ回路のテスト装置であって、第１スイッチ１１と、第２スイッチ１２とを備えている。 - 特許庁

A high speed synchronizing complete N PLL for performing hybrid digital rough VCO adjustment and VCO temperature drift compensation provides a completely digital tuning system without necessitating any charging pump.例文帳に追加

混成ディジタル粗ＶＣＯ調整およびＶＣＯ温度ドリフト補償を行う高速同期完全Ｎ ＰＬＬは、充電ポンプを必要とせずに完全にディジタル的な同調方式を提供する。 - 特許庁

A timing generator part 1041 of the timing signal generation circuit 104, a P/S conversion block 1042, an LVDS driver 1043 and a PLL part 1044 are formed on the same semiconductor chip.例文帳に追加

タイミング信号発生回路１０４のタイミングジェネレータ部１０４１、Ｐ／Ｓ変換ブロック１０４２、ＬＶＤＳドライバ１０４３、ＰＬＬ部１０４４を同一の半導体チップ上に形成する。 - 特許庁

The master wireless communication terminal 1 recovers the clock of the slave wireless communication terminal 2, on the basis of the data received by a PLL section 15 and recovers the received data on the basis of this clock.例文帳に追加

マスタ無線通信端末１では、ＰＬＬ部１５では受信データに基づいてスレーブ無線通信端末２のクロックを再生し、このクロックに基づいて受信データを再生する。 - 特許庁

Since output voltage of the loop filter is always regulated within the capture range, the PLL circuit can surely be locked regardless of the frequency deviation of the input signal and the fluctuation in the component characteristics.例文帳に追加

ループフィルタの出力電圧が常にキャプチャーレンジ内に規制されるので、入力信号の周波数のずれや部品特性のばらつきに関わらず、確実にロックさせることができる。 - 特許庁

A microcomputer 1 compares a horizontal oscillation signal outputted from a PLL circuit 2 with a horizontal synchronizing signal to make the horizontal oscillation signal follow up the horizontal synchronizing signal.例文帳に追加

マイコン１は、ＰＬＬ回路２より出力される水平発振信号と水平同期信号とを比較することによって水平発振信号を水平同期信号に追従させる。 - 特許庁

To reduce costs by decreasing the number of crystal oscillators to one in an FM stereo transmitter, and to prevent an FM broadcast band from being disturbed by higher harmonic waves from the reference oscillator of a PLL.例文帳に追加

ＦＭステレオ送信機において、水晶発振子を１つにし、コストダウンを図るとともに、ＰＬＬの基準発振器の高調波によりＦＭ放送帯に妨害を与えないようにする。 - 特許庁

The PLL CLK Generator 20 generates a toner saving signal based on the other clock signal which is formed by dividing the image basic clock into an integer number not less than 0.例文帳に追加

一方でＰＬＬ ＣＬＫ Ｇｅｎｅｒａｔｏｒ２０は、画像基本クロックの０以上の整数倍に分割された別のクロック信号に基づく、トナー節約信号を生成する。 - 特許庁

A coefficient controller controls a feedback divider 312 applying an efficient divisor to attain a desired multiple to the PLL in a feedback path in this frequency multiplier oscillator.例文帳に追加

本周波数増倍発振器内のフィードバックパスは、所望の増倍を達成する効率的な約数値を適用するフィードバックデバイダ３１２は、係数コントローラによって制御されている。 - 特許庁

To provide a PLL circuit that is provided with a circuit monitoring a frequency control voltage in the case of phase locking and controlling optimally a control voltage of a limiter in response to the frequency control voltage.例文帳に追加

位相ロックしているときの周波数制御電圧をモニターし、その電圧に応じてリミッタの制御電圧を最適に制御する回路を付加したＰＬＬ回路の提供。 - 特許庁

The core regulator 7b generates the power supply voltage to supply to the modules inside the semiconductor integrated circuit device 1, and the PLL regulator 7c generates the voltage of the PLL5.例文帳に追加

コア用レギュレータ７ｂは、半導体集積回路装置１の内部モジュールに供給する電源電圧を生成し、ＰＬＬ用レギュレータ７ｃは、ＰＬＬ５の電源電圧を生成する。 - 特許庁

A voltage dependent piezoelectric oscillation circuit or PLL oscillation circuit provided with the voltage dependent oscillation circuit and a spectrum spreading signal generating circuit are sealed in the same package.例文帳に追加

電圧依存性の圧電発振回路、あるいは電圧依存性の発振回路を含むＰＬＬ発振回路とスペクトラム拡散信号生成回路とが同一パッケージに封入されていること。 - 特許庁

To provide an information processing apparatus capable of being superimposed on a power supply line, enabling a reception side to reproduce a clock without using PLL and transmitting two data sequences.例文帳に追加

電源線に重畳可能であり、受信側でＰＬＬを用いずにクロック再生が可能であり、２つのデータ系列を伝送可能である情報処理装置を提供すること。 - 特許庁

After the inputting, whether the analog PLL 14 is locked or not is determined with a LOCK signal and in accordance with a clock capable of securing normal operation, data is read from the memory 16 to perform output processing.例文帳に追加

入力後、アナログＰＬＬ１４がLOCKしたかをLOCK信号で判断し、正常な動作が確保できるクロックに従い画像メモリ１６からデータを読み出し出力処理を行う。 - 特許庁

This PLL synthesizer uses a phase frequency detector 9 and a charge pump circuit 10 similar to conventional ones and a calibration control circuit 12 is newly added which optimizes the current flowing to a voltage- controlled oscillator VCO 11.例文帳に追加

ＩＣＯ１１Ｂの発振周波数を決める電流をキャリブレーション回路１２でキャリブレーションすることによって、ロックレンジ内にＩＣＯ１１Ｂの発振周波数を設定する。 - 特許庁

The closed loop control is realized through the phase control, if it explains in more detail, through the phase lock loop (PLL) around the resonated type output stage, which drives a fluorescence lamp.例文帳に追加

閉ループ制御は位相制御を介して、またはさらに詳しく説明すれば、蛍光ランプを駆動する共振型出力段の周囲のフェーズ・ロック・ループ（ＰＬＬ）を介して実現される。 - 特許庁

To provide an optical receiving circuit and its method which can securely detect a light signal break and can detect a light input break even by using a PLL even if a clock freely runs.例文帳に追加

確実に光信号断の検出が行え、ＰＬＬを用いても、クロックが自走した場合にも光入力断を検出できる光受信回路及びその方法を提供する。 - 特許庁

To provide a semiconductor integrated circuit with a built-in PLL circuit which enables a loop filter to be formed on a chip, achieves a high-speed response, and achieves a sufficient noise suppression effect after lock.例文帳に追加

ループフィルタのオンチップ化を可能とし高速応答を実現しロック後に十分な雑音抑圧効果を得るＰＬＬ回路を内蔵する半導体集積回路を提供する。 - 特許庁

When the test execution control part 521 discriminates that the predetermined prescribed transfer errors have occurred, the test execution control part 521 instructs the adjustment of a PLL circuit 363 to the HDD 1.例文帳に追加

テスト実行制御部５２１が、予め定められた所定の転送エラーが発生したと判定すると、テスト実行制御部５２１は、ＨＤＤ１にＰＬＬ回路３６３の調整を指示する。 - 特許庁

Then, the means 7 generates the center frequency signal of a PLL by using the scanning speed vector of a head and the traveling speed vector of a recording medium to apply it to a synthesizing means 4.例文帳に追加

予測演算手段７はヘッドの走査速度ベクトル、記録媒体の走行速度ベクトル等を用いて、ＰＬＬの中心周波数信号を生成して合成手段４に与える。 - 特許庁

In the case of generating a sampling clock of an analog/digital (A/D) converter 5 for digitizing a reproducing signal from the optical disk medium 1, an over sampling clock 12 generated by the PLL 100 is used.例文帳に追加

光ディスク媒体１の再生信号をデジタル化するアナログ・デジタルコンバータ５のサンプリングクロックを生成する際、ＰＬＬ１００により発生したオーバーサンプリングクロック１２を使用する。 - 特許庁

An EFM demodulation circuit, a frame buffer circuit of large capacity, and the like can be reduced, by arranging parallel data read out simultaneously from plural tracks on a disk in order of address on a disk and in line before the EMF demodulation circuit, also PLL circuits can be reduced by performing phase adjustment of read-out data of plural tracks by one PLL circuit.例文帳に追加

ディスク上の複数個のトラックを同時に読み込んだ並列のデータをＥＦＭ復調回路の手前でディスク上のアドレス順に一列に整列させることにより、ＥＦＭ復調回路、大容量のフレームバッファ回路等を節約でき、また、複数トラック分の読み取りデータを１つのＰＬＬ回路で位相合せを行なうことによりＰＬＬ回路を節約することができる。 - 特許庁

In the optical disk device, matching between combination of appearing patterns of phase reverse parts included in a wobble period pattern and previously prepared patterns for determination is detected and whether PLL synchronization can be applied is discriminated for a plurality of states according to the degree of matching with the detected pattern for determination and the PLL synchronization is applied by a prescribed procedure according to the state.例文帳に追加

この発明の光ディスク装置は、ウォブル周期パターンに含まれる位相反転部の出現パターンの組み合わせが予め用意されている判定用パターンと一致することを検出し、検出された判定用パターンとの一致の程度に応じて、ＰＬＬ同期が可能か否かを複数のステートに識別し、ステートに応じて、所定の手順でＰＬＬ同期をかけることを特徴とする。 - 特許庁

The PLL circuit is provided with a generating means 2 that generates reference signals, variable frequency dividers 4, 8 that apply frequency division to an output signal of a voltage controlled oscillator VCO and output each feedback signal, and a phase comparator 13 that compares the phases of the reference signals with each other and the PLL circuit is configured not to reflect the error signal onto the voltage controlled oscillator VCO.例文帳に追加

複数の基準信号を発生する発生手段２と、電圧制御発振器ＶＣＯの出力信号を分周し、各帰還信号を出力する複数の可変分周器４，８と、各帰還信号と各基準信号を位相比較する位相比較器１３とを備え、電圧制御発振器ＶＣＯに対し、誤差信号を反映させない様に構成した。 - 特許庁

In changing the frequency division ratio of the frequency divider circuit 11 and the frequency division ratio of a frequency divider circuit 13 of the PLL 12, the internal logic circuit 19 controls a selector 15 via a mask generating circuit 18 before the changing to select a bypass clock 41 not using the PLL 12 and to supply the bypass clock 41 to the internal logic circuit 19 via an AND circuit 17.例文帳に追加

分周回路１１の分周比及びＰＬＬ１２の分周回路１３の分周比を変更する場合には、その前に、内部ロジック回路１９はマスク生成回路１８を介してセレクタ１５を制御して、ＰＬＬ１２を使用しないバイパスクロック４１を選択させ、このバイパスクロック４１をＡＮＤ回路１７を経て内部ロジック回路１９へ供給させる。 - 特許庁

The semiconductor integrated circuit 1 also includes a clock control circuit 13 generating pulse control signals for supplying the PLL clock to the two or more flip-flops from the detection timing of the edge detection circuit 12, and a clock gating circuit 14 supplying the PLL clock to the two or more flip-flops from the pulse control signal in the test mode of the two or more flip-flops.例文帳に追加

また、半導体集積回路１は、エッジ検出回路１２の検出タイミングに基づいて、ＰＬＬクロックを複数のフリップフロップに供給させるためのパルス制御信号を生成するクロック制御回路１３と、複数のフリップフロップのテストモード時には、パルス制御信号に基づいてＰＬＬクロックを複数のフリップフロップに供給するクロックゲーティング回路１４とを有する。 - 特許庁

The intermediate frequency processing section B includes an AFT circuit 10 and an AGC circuit 11, an output terminal of the AFT circuit 10 and an output terminal of the AGC circuit 11 are connected to an input terminal of the PLL circuit 5 via a changeover switch 12, and an output terminal of the PLL circuit 5 can be connected to a microcomputer 19 via a 2-way bus 20.例文帳に追加

中間周波処理部Ｂには、ＡＦＴ回路１０とＡＧＣ回路１１とが配備され、ＡＦＴ回路１０の出力端とＡＧＣ回路１１の出力端とは、切換えスイッチ１２を介してＰＬＬ回路５の入力端に接続されており、該ＰＬＬ回路５の出力端は双方向バス２０を介してマイクロコンピュータ１９と接続可能である。 - 特許庁

In this digital signal processing circuit which samples input analog signals using a sampling circuit 34 and outputs digital signals, using a signal made by multiplying an input reference signal at a PLL(phase-locked loop) circuit 32 as a sampling clock, a delay circuit 33 for phase adjustment between the signal made by multiplication of the input reference signal and the sampling clock is inserted in front of the PLL circuit 32.例文帳に追加

入力基準信号をＰＬＬ回路３２で逓倍した信号をサンプリングクロックとして用いて、入力アナログ信号をサンプリング回路３４でサンプリングしてディジタル信号を出力するディジタル信号処理回路において、入力基準信号を逓倍した信号とサンプリングクロックとの位相を調整するための遅延回路３３をＰＬＬ回路３２の前段に挿入してなるものである。 - 特許庁

When a PLL circuit and a modulator are used and a frequency division ratio of a frequency divider for feedback in the PLL circuit is changed in accordance with modulation data generated on the basis of a modulation profile of the modulator, to perform spectrum spread by frequency modulation, a turnaround point of the modulation profile is moved to distribute frequency frequencies and the spread spectrum is spread again.例文帳に追加

ＰＬＬ回路と変調器とを用いて、上記ＰＬＬ回路における帰還用分周器の分周比を上記変調器の変調プロファイルを基に生成された変調データに従って変化させて周波数変調を施してスペクトラム拡散を行う際に、上記変調プロファイルの折り返しポイントを移動させて周波数頻度を分散させて上記拡散スペクトラムを再拡散させる。 - 特許庁

On a printed board 13, 1st and 2nd PLL synthesizer parts 11 and 12 are arranged and a reference signal is provided from a reference oscillator 14 through a wiring pattern 13a formed on the board, and a selector switch (SW) 45 selects one of output signals from the 1st and 2nd PLL synthesizer parts.例文帳に追加

プリント基板１３上には第１及び第のＰＬＬシンセサイザ部１１及び１２が配置され、第１及び第２のＰＬＬシンセサイザ部には基板に形成された配線パターン１３ａを介して基準発振器１４から基準信号が与えられ、選択スイッチ（ＳＷ）４５によって第１及び第２のＰＬＬシンセサイザ部からの出力信号のうちいずれか一方が選択される。 - 特許庁

A dot clock generated by a pixel CLK generating PLL section 50 based on a horizontal signal in a synchronizing signal extracted from a video signal is used as a sampling clock of digital conversion of a video signal and a reference clock of a picture output by s frame memory control section 31, further, the synchronizing signal is used as a picture output synchronizing signal of the frame memory control section 31.例文帳に追加

映像信号から抽出された同期信号中の水平信号にもとづいて画素CLK生成PLL部50で生成されたドットクロックは、映像信号のデイジタル変換のサンプリングクロックおよびフレームメモリコントロール部31による画像出力の基準クロックとして用いられ、さらに前記同期信号はフレームメモリコントロール部31の画像出力同期信号として用いられる。 - 特許庁