「PLL」に関連した英語例文の一覧と使い方(41ページ目) - Weblio英語例文検索

To provide a data reproducing and clock reproducing circuit having a high phase-time resolution while using an operating clock of a comparatively low frequency by digitizing the circuitry such as an equalizer and a PLL.例文帳に追加

イコライザやＰＬＬ等の回路をデジタル化し、比較的低い周波数の動作クロックを使用しながら高い位相時間分解能を有するデータ再生、クロック再生回路を提供する。 - 特許庁

To set a sampling period constant (fix) without using a PLL circuit or the like, and to keep an error to a lowest possible value by a software, even when a frequency of an analogue input waveform is fluctuated.例文帳に追加

ＰＬＬ回路などを用いずにサンプリング周期を一定（固定）とし、アナログ入力波形の周波数が変動としたとしてもソフト的にその誤差分を極力小さな値に抑える。 - 特許庁

This PLL has automatic harmonic lockout detection circuitry via a novel lock/seek control logic in electrical communication with a programmable frequency discriminator and a code balance detector.例文帳に追加

ＰＬＬは、新規なロック／シーク制御ロジックを通してプログラム可能な周波数弁別器及びコード平衡検出器と電気的に接続された自動高調波ロックアウト検出回路を有する。 - 特許庁

The digital PLL circuit comprises a variable frequency ring oscillator 1 and a control signal generator 2 for outputting a control signal for controlling the frequency of the oscillator 1.例文帳に追加

ディジタルＰＬＬ回路は、周波数可変型リングオシレータ１と、このリングオシレータ１の周波数制御用の制御信号を出力する制御信号生成回路２とを備えている。 - 特許庁

An fh synchronizing system clock signal synchronized with a horizontal synchronizing signal fh is generated by a horizontal synchronization digital PLL circuit 13 from a digital video signal from analog-to-digital converter(ADC) 11.例文帳に追加

たとえば、ＡＤＣ１１からのデジタル映像信号より、水平同期デジタルＰＬＬ回路１３によって、水平同期信号ｆｈに同期したｆｈ同期システムクロック信号を生成する。 - 特許庁

The PLL circuit comprises a phase comparator 11, a variable charge pump circuit 12, a variable low-pass filter 13, a voltage-controlled oscillation circuit 14, a variable divider 15, and a frequency determination circuit 16.例文帳に追加

この発明は、位相比較器１１、可変チャージポンプ回路１２、可変ローパスフィルタ１３、電圧制御発振回路１４、可変分周器１５、および周波数判定回路１６を備えている。 - 特許庁

To realize a charge pump circuit, and a PLL circuit employing it, in which a high precision clock signal of low-phase noise and phase difference is outputted, without increasing the circuit scale.例文帳に追加

回路規模を増大することなく、低位相雑音で位相誤差の少ない高精度なクロック信号の出力を図るチャージポンプ回路およびこれを用いたＰＬＬ回路を実現する。 - 特許庁

Whereby the UART 7 can be operated even in the standby state of the PLL 3, and the CPU core part can be recovered from the software stop mode by an interruption signal of the UART 7.例文帳に追加

これにより、ＰＬＬ３がスタンバイ状態でもＵＡＲＴ７を動作させてＵＡＲＴ７の割り込み信号でＣＰＵコア部をソフトウェアストップモードから復帰させることができる。 - 特許庁

A frequency divided clock obtained by frequency-dividing a write-clock generated by a wobble PLL circuit 6 by a frequency divider circuit 7 is selectively used for a signal for controlling the frequency of a digital read-channel 8.例文帳に追加

デジタルリードチャネル８の周波数制御用の信号に、ウォブルＰＬＬ回路６で生成したライトクロックを分周回路７で分周した分周クロックを選択的に使用する。 - 特許庁

The PLL 20 decides the oscillation frequency based on the information PW2, controls the phase to secure synchronization with the signal BS and generates a bi-phase clock BC.例文帳に追加

位相ロックループ２０は、発振周波数情報ＰＤ2に基づいて発振周波数を決定し、バイフェーズ信号ＢＳに同期するように位相を制御してバイフェーズクロックＢＣを発生する。 - 特許庁

To provide a signal processor for an endoscope using a PLL (Phase Lock Loop)circuit capable of performing frequency acquisition in a simple constitution with it set to a low phase noise characteristic condition.例文帳に追加

低位相雑音特性に設定した状態で、周波数引込を簡単な構成で行うことを可能とするＰＬＬ回路を用いた内視鏡用信号処理装置を提供する。 - 特許庁

To shorten the period of time required for a simplified and sure lock-in, regarding a PLL circuit and a reproducing device, when applied to a video tape recorder with a non-tracking method, for example.例文帳に追加

本発明は、ＰＬＬ回路、再生装置に関し、例えばノントラッキング方式によるビデオテープレコーダに適用して、簡易かつ確実にロックインに要する時間を短くすることができるようにする。 - 特許庁

The PLL circuit is capable of controlling jitter transfer characteristics and jitter tolerance characteristics separately and has a wide pull-in range of frequency without making any adjustments.例文帳に追加

ＰＬＬ回路は、ジッタトランスファー特性と、ジッタトレランス特性が独立に制御することが可能で、何ら特別な調整を必要とせずに、広い周波数引き込み範囲（プルインレンジ）をもつ。 - 特許庁

A comparator 207 outputs a H-level signal S12 to a phase comparator 101 of a PLL circuit 1 when a signal 11 of a linear interpolating circuit 206 crosses a zero voltage.例文帳に追加

コンパレータ２０７は、直線補間回路２０６の信号Ｓ１１がゼロ電圧をクロスしたときに、Ｈレベルの信号Ｓ１２をＰＬＬ回路１の位相比較器１０１に出力する。 - 特許庁

To decide the stability of a clock output signal from a PLL circuit which is operated in synchronization with a reference clock signal even when the reference clock signal is in an unstable state when a system is started.例文帳に追加

システム起動時の基準クロック信号が不安定な状態であっても、基準クロック信号に同期して動作するＰＬＬ回路のクロック出力信号の安定度を判定可能にする。 - 特許庁

A PLL circuit 3 multiplies the sampling rate of input data to generate a clock signal fx for frequency ratio measurements and to generate an end flag flock denoting that the multiplication operation is locked.例文帳に追加

ＰＬＬ回路３が入力データのサンプリングレートを逓倍し、周波数比計測用のクロック信号fxを発生するとともに逓倍動作がロックしたことを示す完了フラグflockを発生する。 - 特許庁

The oscillating frequency fo is adjusted by means of a PLL control circuit 30 using an applied voltage phase signal Vf1 corresponding to the voltage signal V1 and the resonance circuit phase signal Vf2.例文帳に追加

電圧信号Ｖ１に相当する印加電圧位相信号Ｖｆ１と共振回路位相信号Ｖｆ２とを用いてＰＬＬ制御回路３０により発振周波数ｆｏを調整する。 - 特許庁

One of these PLL circuits may be capable of operating over the entire frequency range, possibly with better jitter performance in some portions of the range than in other portions of the range.例文帳に追加

これらのＰＬＬ回路は、全周波数において動作する能力があり、その範囲のある部分ではその範囲のその他の部分よりおそらく良いジッタ性能を持って動作し得る。 - 特許庁

The time dispersion control circuit 103 outputs the 14-bit data output from the secondary PLL circuit 102 by temporally dispersing to 10-bit data by dividing them multiple times.例文帳に追加

時間分散制御回路１０３は、２次ＰＬＬ回路１０２から出力された１４ビットのデータを１０ビットのデータに時間的に分散して複数回に分けて出力する。 - 特許庁

The linear PLL having the different proportion tuning element and the integral tuning element can be designed to show a relatively constant gain over a relatively wide frequency range.例文帳に追加

別個の比例同調要素及び積分同調要素を有する線形ＰＬＬは、比較的広い周波数範囲にわたり比較的一定の利得を呈するよう設計することが可能である。 - 特許庁

The acquisition PLL has a phase comparator for comparing the phase of an input signal to a feedback signal, and first and second digital controlled oscillators(DCOs) receiving an input from the phase comparator.例文帳に追加

該収集ＰＬＬは入力信号の位相をフィードバック信号と比較する位相比較器及び該位相比較器から入力を受信する第１及び第２のＤＣＯを有する。 - 特許庁

A system is employed with use of an SSCG, which demodulates its clock and switches over or variably changes filter parameters of a PLL circuit in the latter stage according to the level, after demodulation.例文帳に追加

ＳＳＣＧを使用した場合にそのクロックを復調して、復調後のレベルによって後段のＰＬＬ回路のフィルタ定数を切り替えるか、またはバリアブルで変化させる方式。 - 特許庁

The first duty measurement circuit 4a provided close to the first block 1 measures a "high" level period (TH) of the PLL signal input in the first circuit block 1.例文帳に追加

第１の回路ブロック１に隣接して設けられた第１のデューティ測定回路４ａは、第１の回路ブロック１に入力されるＰＬＬ信号の“Ｈｉｇｈ”レベル期間（ＴＨ）を測定する。 - 特許庁

The second measurement circuit 5a provided close to the first block 1 measures a "low" level period (TL) of the PLL signal input in the first circuit block 1.例文帳に追加

第１の回路ブロック１に隣接して設けられた第２のデューティ測定回路５ａは、第１の回路ブロック１に入力されるＰＬＬ信号の“Ｌｏｗ”レベル期間（ＴＬ）を測定する。 - 特許庁

Thereby, the impedance from the output side of the local-oscillation-frequency PLL circuit 141 does not fluctuate much, and the outputted frequency is stabilized.例文帳に追加

これにより局部発振周波数用ＰＬＬ回路１４１の出力側のインピーダンスが送受信の切り替えによっては大きく変動せず、出力される周波数が安定化する。 - 特許庁

The PLL circuit 100 detects a frequency of the oscillation signal X outputted from the VCO 114 by a perceiving part 120 and outputs a detection signal OSC, according to the frequency.例文帳に追加

ＰＬＬ回路１００は、検知部１２０により、ＶＣＯ１１４から出力された発振信号Ｘの周波数を検知して、当該周波数に応じた検知信号ＯＳＣを出力する。 - 特許庁

Compensation for phase non-alignment between a VCO frequency divider 309 and a reference frequency signal 303 in a fractional-N PLL is made by a variable charge pump system 307.例文帳に追加

ＶＣＯ周波数分割器３０９と基準周波数信号３０３との間の位相不整合の分数−ＮＰＬＬにおける補償が可変電荷ポンプ装置３０７により行われる。 - 特許庁

In the PLL circuit 30 of a precedent stage, phase comparison is performed in a range except a phase switching part of the PDM data by using a dividing signal to a low frequency, and an intermediate clock is generated.例文帳に追加

前段のＰＬＬ回路３０では、低い周波数に分周信号により、ＰＤＭデータのフェーズ切り替り部分を除く範囲で位相比較を行い、中間クロックを生成する。 - 特許庁

Since the high-order higher harmonic wave component can be easily removed by the LPF (loop filter) of a PLL, the frequency synthesizer having the fractional frequency divider circuit with less spurious noise can be provided.例文帳に追加

高次高調波成分はＰＬＬのＬＰＦ（ループフィルタ）にて容易に除去できるため、スプリアスノイズの少ない分数分周回路をもった周波数シンセサイザが実現できる。 - 特許庁

Next, the selector 13 is switched and the clock signal of an oscillation frequency for an image processing circuit (2) 17, that is for output processing, is inputted from an oscillator (2) 12 to an analog PLL 14.例文帳に追加

次に選択器１３を切替え、発振器(2)１２から画像処理回路(2)１７即ち出力処理用の発振周波数のクロック信号をアナログＰＬＬ１４に入力する。 - 特許庁

To prevent abnormal operation of an electric motor caused by the abnormality of a reference pulse in an electric motor speed-control device that controls rotational speed by PLL control so that the set rotational speed is maintained.例文帳に追加

ＰＬＬ制御により回転速度を設定値に保つように制御する電動機速度制御装置において、基準パルスの異常により電動機の動作が異常になるのを防止する。 - 特許庁

To provide a PLL circuit that implements a frequency resolution of not more than a minimum of 1 bit of a tracking bank and prevents a C/N characteristic degradation.例文帳に追加

Ｔｒａｃｋｉｎｇバンクの最小１ｂｉｔ以下の周波数分解能を実現でき、かつＣ／Ｎ特性の劣化を防止できるＰＬＬ回路を提供することを目的とする。 - 特許庁

A correction value calculating means calculates a correction value by receiving an oscillating frequency of a PLL, and a timing correcting means corrects timing to start write-once recording based on the correction value.例文帳に追加

ＰＬＬの発振周波数値を受けて補正量算出手段は補正量を算出し、この補正量に基づいてタイミング補正手段は追記記録開始タイミングを補正する。 - 特許庁

The kinds of the inputted video signals are estimated based on the total number of vertical lines, and the frequency dividing ratio of a PLL portion is temporally set as a predetermined value corresponding to an estimated kind.例文帳に追加

垂直総ライン数を基に入力された映像信号の種類を推定し、ＰＬＬ部の分周比を推定した種類に対応する予め決められた値に仮設定する。 - 特許庁

The reception clock switching circuit 12a, 12b switch-over input clocks, when both system detect drift/slip alarms ALM7a, ALM7b of PLL circuits 13a, 13b.例文帳に追加

両系のＰＬＬ回路１３ａ、１３ｂのドリフト／スリップアラームＡＬＭ７ａおよびＡＬＭ７ｂが検出されたとき、受信クロック切替回路１２ａ、１２ｂにより入力クロックの切替を行う。 - 特許庁

To solve the problem that a PLL circuit having a voltage-controlled oscillator becomes susceptible to the influence of noise from the outside because reduction in power source voltage narrows a variable range of a frequency control voltage.例文帳に追加

電圧制御発振器を有するＰＬＬ回路において電源電圧が低くなると周波数制御電圧の可変範囲が狭くなり、外部からの雑音に対して弱くなること。 - 特許庁

A bit clock signal BC which is generated by a PLL circuit 20, while synchronizing with a fine clock mark signal FCM is divided by phase dividers 204, 38 and is imparted to a phase comparator 42.例文帳に追加

ファインクロックマーク信号ＦＣＭに同期してＰＬＬ回路２０により生成されるビットクロック信号ＢＣを分周器２０４，３８により分周して位相比較器４２に与える。 - 特許庁

To provide a PLL circuit having an oscillator to be digitally controlled, and capable of compensating offset caused in switching loop gain and being locked at a high speed.例文帳に追加

ディジタル制御される発振器を有するＰＬＬ回路において、ループ利得を切り替える際に生じるオフセットを補償し、高速にロックさせることが可能なＰＬＬ回路を提供すること。 - 特許庁

Since the programmable PLL circuit receiving the clocks with two frequencies conducts continuous and accurate switching, the resolution conversion system can continuously and accurately convert the horizontal resolution for use by the printer.例文帳に追加

プログラマブルなＰＬＬ回路によって、２つの周波数のクロックは連続的で正確なスイッチングを行うので、プリンタ用に水平解像度を連続的で正確に変換することができる。 - 特許庁

To provide a read channel and a drive, capable of suppressing deteriorated performance of a PLL and a Viterbi decoder, using a direct current component removal means capable of operating at speed higher than the conventioned speeds.例文帳に追加

従来よりも高速動作可能な直流成分除去手段を用いることによりＰＬＬ及びヴィタビ復号器の性能劣化を抑制可能なリードチャネル及びドライブを提供する。 - 特許庁

A phase locked loop (PLL) circuit comprising oscillators 38-1-n, multipliers 40-1-n, and loop filters 42-1-n extracts FM modulate components from outputs of the circuits 34-1-n.例文帳に追加

発振器３８−１〜ｎ、乗算器４０−１〜ｎ及びループフィルタ４２−１〜ｎからなる位相ロックループ（ＰＬＬ）回路は、回路３４−１〜ｎの出力からＦＭ変調成分を抽出する。 - 特許庁

The frequency of an operation clock signal CPCK to be generated in a PLL (phase locked loop) circuit section 3 is set to an optional value by using frequency division values N, M to be written in two frequency division value storage sections 2, 12.例文帳に追加

ＰＬＬ回路部３で生成される動作クロック信号ＣＰＣＫの周波数を２つの分周値記憶部２，１２に書き込む分周値Ｎ，Ｍによって任意の値に設定する。 - 特許庁

To control the relation between frequencies f_1 and f_2, a multiplier or divider is used for the generator 30, or feedback control using a PLL circuit is applied.例文帳に追加

ｆ_１とｆ_２の周波数関係を制御するため、位相変調信号生成部３０には、逓倍器若しくは分周器を利用し、またはＰＬＬ回路を使ったフィードバック制御を適用する。 - 特許庁

To provide a voltage current converter circuit, along with a PLL circuit using the same, in which a dynamic range does not drop even if a drive source voltage is lowered for less power consumption.例文帳に追加

低消費電力化のために駆動電源電圧を低電圧化しても、ダイナミックレンジが低下しない電圧電流変換回路及びこれを用いたＰＬＬ回路を提供する。 - 特許庁

To provide a PLL circuit which is capable of improving the jitters of output signals measured on the basis of a reference signal output in accuracy and a method of controlling the same.例文帳に追加

本発明の課題は、基準信号出力を基にした出力信号のジッタ測定の精度を向上するＰＬＬ回路、及びＰＬＬ回路の制御方法を提供することである。 - 特許庁