「PLL」に関連した英語例文の一覧と使い方(48ページ目) - Weblio英語例文検索

A distortion correcting waveform generator 100 applies the PLL 14 with a waveform signal Sw which is scanned by a user and has a desired waveform to give a residual phase to the horizontal deflecting current Ihd, thereby controlling its phase.例文帳に追加

歪補正波形発生器（１００）はユーザが走査して、所望の波形を有する波形信号（Ｓｗ）をＰＬＬ（１４）に印加して、水平偏向電流（Ｉｈｄ）に残留位相を与え、その位相を制御する。 - 特許庁

To provide a PLL circuit capable of reducing spurious of output of a voltage controlled oscillator (VCO) via an input line of the voltage controlled oscillator (VCO) and also spurious via a power line or a ground line.例文帳に追加

ＰＬＬ回路において、電圧制御発振器（ＶＣＯ）の入力ラインを介した電圧制御発振器（ＶＣＯ）の出力のスプリアスを低減するだけでなく、電源ラインあるいはグラウンドラインを介してのスプリアスも低減する。 - 特許庁

The relatively low-speed channels are served by relatively low-speed phase-locked loop ("PLL") network, and have other circuit components that are typically needed for handling the data that are transmitted at relatively low data rates.例文帳に追加

比較的低速なチャネルは、比較的低速な位相ロックループ（「ＰＬＬ」）回路網によって供給され、比較的低いデータレートで送信されるデータを扱うのに典型的に必要とされる他の回路コンポーネントを有する。 - 特許庁

By a detection circuit 12, wobble data superimposed with the address information to be recorded by the phase modulation are monitored to detect the period during a phase modulated part of the wobble data is inputted to a PLL (phase locked loop) circuit 13.例文帳に追加

検出回路１２は、位相変調によって記録されるアドレス情報が重畳されたウォブルデータを監視し、該ウォブルデータの位相変調部分がＰＬＬ回路１３へ入力される期間を検出する。 - 特許庁

The recording apparatus then detects a Sync mark which is a predetermined pattern formed between the preamble and a Resync mark, calculates a next predicted Resync position, and switches a PLL gain to a low level.例文帳に追加

そして、記録装置は、プリアンブルとＲｅｓｙｎｃマークとの間に形成された所定のパターンであるＳｙｎｃマークを検出して、次のＲｅｓｙｎｃ予測位置を計算し、ＰＬＬゲインが低くなるように切り替える。 - 特許庁

To provide a digital PLL(phase locked loop) circuit which never cause vibration phenomenon to a steady phase difference by a time constant of an integration circuit, can reduce the steady phase difference and improves both transient and steady response characteristics.例文帳に追加

積分回路の時定数によって定常位相差に振動現象を発生させず、定常位相差を低減し、かつ過渡応答特性および定常特性が良好であるＰＬＬ回路を提供する。 - 特許庁

To provide an information processor capable of easily investigating, in the case where a malfunction has occurred, whether it is caused by a DPLL circuit or not by allowing control of an internal state value of a PLL counter from the outside.例文帳に追加

ＰＬＬカウンタの内部状態値を外部から制御可能にして動作不良が発生した場合にそれがＤＰＬＬ回路に起因するものか否かの究明を容易にする情報処理装置を提供する。 - 特許庁

A switch 10 (11) is connected between a gate and a source (a gate and a drain) of a P-channel MOS TR 6 being a component of a current mirror circuit of each VCO in a PLL circuit provided with a plurality of VCOs.例文帳に追加

複数のＶＣＯを備えたＰＬＬ回路において、各ＶＣＯのカレントミラー回路に含まれるＰチャネルＭＯＳトランジスタ６のゲート−ソース間とゲート−ドレイン間にそれぞれスイッチ１０，１１を接続する。 - 特許庁

A clock extractor 32 extracts components of the frequency B from the output of the light receiver 30, and a phase locked loop (PLL) circuit 34 extracts components of the FM modulation frequency f_L from the output of the clock extractor 32.例文帳に追加

クロック抽出装置３２は、受光器３０の出力から周波数Ｂの成分を抽出し、ＰＬＬ回路３４は、クロック抽出装置３２の出力からＦＭ変調周波数ｆ_Ｌの成分を抽出する。 - 特許庁

When the maximum value of the degree of resolution or the degree of gradation of the image data obtained is "12", a PLL part 8 forms a multiplied clock made by 6-multiplying the frequency of a pixel clock, and outputs it to a PWM generating part 9.例文帳に追加

取得された画像データの解像度又は階調度の最大値が「１２」である場合、ＰＬＬ部８は、画素クロックの周波数を６逓倍した逓倍クロックを生成して、ＰＷＭ発生部９へ出力する。 - 特許庁

By making the local signal, which is supplied from the PLL 16, deviated by Δf or Δf' and subjected to orthogonal modulation and is up- converted, the frequency errors of the transmitted signal are eliminated.例文帳に追加

そして、ＰＬＬ１６から供給されるローカル信号をΔｆ、またはΔｆ’偏移させて送信信号に対して直交変調し、さらにアップコンバートすることにより、送信信号の周波数誤差を解消する。 - 特許庁

A control section controls timings between each slot period of a transmission slots, ramp down, guard bits, ramp up and reception slots to control generation of a reception power ON/OFF signal 210, a PLL control signal 211, and a switch control signal.例文帳に追加

制御部は、送信スロット、ランプダウン、ガードビット、ランプアップ、受信スロットの各スロット期間のタイミングを管理し、受信電源ＯＮ／ＯＦＦ信号２１０、ＰＬＬ制御信号２１１、スイッチ制御信号２１２の発生を制御する。 - 特許庁

To provide an information processing apparatus in which a clock can be reproduced without using a PLL at a receiving side and data can be transmitted using a code that can easily eliminate a clock component from a transmission signal on a frequency axis.例文帳に追加

受信側でＰＬＬを用いずにクロックが再生可能であり、伝送信号から周波数軸上でクロック成分を容易に除去可能な符号を用いてデータを伝送する情報処理装置を提供すること。 - 特許庁

An A/D conversion circuit 42 performs A/D conversion of an RF signal obtained by irradiating the HFM grooves with light every time a wck3 is supplied from the wobble PLL section 32 and outputs to an adder 61.例文帳に追加

ＨＦＭグルーブに光を照射することによって得られたＲＦ信号を、Ａ／Ｄ変換回路４２が、ウォブルＰＬＬ部３２からｗｃｋ３が供給される毎にＡ／Ｄ変換して、加算器６１に出力する。 - 特許庁

A capacitive coupling system circuit 5 superimposes the inner pin cushion distortion correction voltage VA upon an output voltage of a loop filter 32 of the reading side PLL circuit 3 and gives the inner pin cushion distortion correction voltage VA as a control voltage VC to a VCO 33.例文帳に追加

容量結合方式回路５はインナーピンクッション歪補正電圧ＶＡを読み出し側ＰＬＬ回路３のループフィルタ３２の出力電圧に重畳し、制御電圧ＶＣとしてＶＣＯ３３に与える。 - 特許庁

To provide a PLL synchronization stabilizing method for a bit free CDR by preventing occurrence of multiple synchronization of a PLL frequency and missynchronization at a 2/3 period equivalent to the frequency for input data so as to avoid unstable control over the input data due to jitter at a low speed.例文帳に追加

本発明は入力データをクロックによりデータを２系統に分けて抽出するデータ抽出部と，位相を１８０度ずらしてエラー検出回路によるエラー検出を行うデータ出力部とを備えたビットフリーＣＤＲのＰＬＬ同期安定化方法に関し，入力データに対してＰＬＬ周波数の逓倍同期や２／３の周期での誤同期を防止し，入力データが低速時のジッタによる制御の不安定を防止することを目的とする。 - 特許庁

Concerning this timing verification method, when a PLL circuit exists on a clock path formed between a clock supply terminal for supplying a first clock designated as a verification object and the clock input terminal of an FF set at the terminal as a verification object, a second terminal clock delay value is found on the basis of a first terminal clock delay value DCE1, the jitter of the PLL and an stationary phase error.例文帳に追加

開示されるタイミング検証方法は、検証対象として指定された第１のクロックを供給するクロック供給端と検証対象として終点に設定されたＦＦのクロック入力端子との間に形成されたクロック・パス上にＰＬＬ回路が存在する場合には、第１終点クロック遅延値ＤＣＥ１と、終点ループ遅延値と、ＰＬＬにおけるジッタ及び定常位相誤差とに基づいて、第２終点クロック遅延値を求める。 - 特許庁

The control circuit 10 controls a PLL 13 in response to an operating frequency of the operating point to supply a clock of a desired frequency, or an optimum operating voltage in response to an operating voltage of the operating point to the processor cores 17a-17d.例文帳に追加

制御回路１０は、動作点の動作周波数に応じてＰＬＬ１３を制御して所望の周波数のクロックを、また動作点の動作電圧に応じて最適な動作電圧を、プロセッサコア１７ａ〜１７ｄに供給する。 - 特許庁

A PLL circuit 1 is provided with: a VCO 2; a feedback signal generating circuit 3 for generating a feedback signal PLL_FB resulting from applying 1/N frequency division to the frequency of the output signal PLL_OUT; a phase comparator circuit 4; a charge pump circuit 5; and an LPF 6.例文帳に追加

ＰＬＬ回路１は、ＶＣＯ２と、出力信号PLL_OUTの周波数を１/Ｎに分周した帰還信号PLL_FBを生成する帰還信号生成回路３と、位相比較回路４と、チャージポンプ回路５と、ＬＰＦ６とを備えている。 - 特許庁

An IF output M(t) is inputted, an FM stereo signal M1(t) is obtained by a PLL demodulator 5, etc., and an FM stereo signal M-1(t) having the opposite polarity is generated with the M1(t) and the output of a fixed oscillator 7 of frequency 2ωX.例文帳に追加

ＩＦ出力Ｍ(t)が入力され、ＰＬＬ復調器５等によりＦＭステレオ信号Ｍ_1(t)を得ると共にこのＭ_1(t)と周波数２ω_Xの固定発振器７の出力により逆極性のＦＭステレオ信号Ｍ_-1(t)を発生させる。 - 特許庁

To appropriately suppress enlargement of the circuit size of a PLL (phase locked loop) circuit for generation of a clock synchronized with either a first reference signal in which a land pre-pit signal is superimposed on a wobble signal or a second reference signal consisting of the wobble signal.例文帳に追加

ウォブル信号にランドプリピット信号が重畳された第１の基準信号と、ウォブル信号からなる第２の基準信号とのいずれかに同期したクロックを生成するＰＬＬ回路の回路規模の増大を好適に抑制する。 - 特許庁

When a MPEG2-TS from a digital broadcasting tuner is inputted and recorded) on a recording and reproducing device 10, a clock-generating part 90 generates a PLL to obtain the clock synchronized with a PCR included in the MPEG2-TS.例文帳に追加

デジタル放送チューナからのＭＰＥＧ２−ＴＳを記録再生装置１０に入力して記録する場合にクロック生成部９０がＰＬＬを形成し、ＭＰＥＧ２−ＴＳに含まれるＰＣＲに同期したクロックが得られるようにする。 - 特許庁

In an ordinary state of use, a reference oscillator 11, a first frequency divider 12, a phase comparator 13, and a second frequency divider 16 of a PLL frequency synthesizer 31 are deactivated and the current consumption of the oscillator is considerably decreased.例文帳に追加

通常の使用状態では、ＰＬＬ周波数シンセサイザ部３１の基準発振器１１、第１分周器１２、位相比較器１３および第２分周器１６は動作せず、消費電流量を格段に小さなものとする。 - 特許庁

The circuit is provided with a discriminating circuit 52 for discriminating the horizontal and vertical synchronizing frequencies of the input video signal S11, and a PLL 60 for outputting a clock S61 controlled by the discrimination result of the discriminating circuit 52 and varying in frequency.例文帳に追加

入力映像信号Ｓ11の水平および垂直の同期周波数を判別する判別回路５２と、判別回路５２の判別結果により制御されて周波数の変化するクロックＳ61を出力するＰＬＬ６０とを設ける。 - 特許庁

In a spare-side reference frequency generator 52, a 1PPS signal output by a GPS receiver 21a of the current-side reference frequency generator 51 through a cable 101 is supplied to a PLL circuit 22b.例文帳に追加

予備側の基準周波数発生装置５２においては、現用側の基準周波数発生装置５１のＧＰＳ受信機２１ａからケーブル１０１を介して出力された１ＰＰＳ信号がＰＬＬ回路２２ｂに供給される。 - 特許庁

In a semiconductor device 20, a first circuit block 1, a second circuit block 2, a PLL part 3, first duty measurement circuits 4a and 4b and second duty measurement circuit 5a and 5b a selector 6 and an I/O register 7 are provided.例文帳に追加

半導体装置２０には、第１の回路ブロック１、第２の回路ブロック２、ＰＬＬ部３、第１のデューティ測定回路４ａ及び４ｂ、第２のデューティ測定回路５ａ及び５ｂ、セレクタ６、及びＩ／Ｏレジスタ７が設けられている。 - 特許庁

By inputting a reference signal, a plurality of output clock signals having different frequencies and phases are generated in a phase-locked loop (PLL) circuitry, Each output clock signal is multiplexed for use as an external clock according to arbitrary programmable selection by a multiplexer 228.例文帳に追加

基準信号を入力し、ＰＬＬ（位相同期ループ）回路で周波数、位相の異なる複数の出力クロックを生成し、前記出力クロックをプログラムによりマルチプレクサ２２８で任意に選択し多重化して外部クロックとする。 - 特許庁

To provide a PLL-type mounted on artificial-satellite receiver, in which the fluctuation in the delay time of a demodulating signal, as a distance measuring signal near a reception input threshold level, can be automatically compensated, when the distance of an artificial satellite is measured.例文帳に追加

人工衛星の距離を測距する場合に、受信入力スレッショールドレベル付近における測距信号の復調信号の復調遅延時間変動を自動的に補償可能なＰＬＬ方式の人工衛星搭載受信機を得る。 - 特許庁

Since ΔΣ modulation output processed in accordance with a multiplication clock of 1024fs, which a PLL part 60 generates, is formed in synchronizing with a clock CK of 256fs, influence of jitter (time-base error) existing in the multiplication clock is avoided.例文帳に追加

ＰＬＬ部６０が発生する１０２４ｆｓの逓倍クロックに従って処理されたΔΣ変調出力を、２５６ｆｓのクロックＣＫに同期させて成形するので、逓倍クロックに存在するジッタ（時間軸誤差）の影響を回避する。 - 特許庁

The recording patterns at which the state transition in the PR method are approximately uniform and which include relatively long recording marks among the recording mark lengths used in the PLL method are used as the recording patterns used in performing this trial writing.例文帳に追加

この試し書きを行う際に用いる記録パターンとして、ＰＲ法における状態遷移が略々均等となるとともに、ＲＬＬ法で用いられる記録マーク長のうちで比較的長い記録マークを含む記録パターンを用いる。 - 特許庁

An I/O 11b for inputting a clock signal from the outside, and a PLL 12 connected to the I/O 11b for supplying an internal clock signal produced based on the clock signal to a DRAM macro 14, are provided in the center of a chip.例文帳に追加

チップ中央部に、外部からのクロック信号を入力するＩ／Ｏ１１ｂと、Ｉ／Ｏ１１ｂに接続され、クロック信号に基づいて生成される内部クロック信号をＤＲＡＭマクロ１４に供給するＰＬＬ１２と、を備える。 - 特許庁

A plurality of functional blocks (FB1_1, FB2_1-FB2_30, and FB3_1-FB3_10) which operate synchronously with input clock signals and a clock generator (PLL) which can generate a clock signal which is supplied to the functional block are provided.例文帳に追加

それぞれ入力されたクロック信号に同期動作する複数の機能ブロック（ＦＢ１＿１，ＦＢ２＿１〜ＦＢ２＿３０，ＦＢ３＿１〜ＦＢ３＿１０）と、上記機能ブロックに供給されるクロック信号を生成可能なクロック生成部（ＰＬＬ）とを設ける。 - 特許庁

In this carrier recovery circuit, a phase locked loop(PLL) is constituted of multiplier circuits 1 and 2, LPF 3 and 4, amplifier circuits 5 and 6, A/D converters 7 and 8, an identifier 9, an APC signal detector circuit 10, an LPF 13, and a VCO 12.例文帳に追加

再生搬送波再生回路は乗算回路１，２，ＬＰＦ３，４，増幅回路５，６，Ａ／Ｄコンバ−タ７，８，識別器９，ＡＰＣ信号検出回路１０，ＬＰＦ１３及びＶＣＯ１２が位相同期ループ（ＰＬＬ）を構成している。 - 特許庁

Based on the measured sync interval, a second channel frequency estimator 21 estimates the channel frequency, outputs the estimated channel frequency f_det_S, and the PLL circuit 17 sets the center frequency at the estimated channel frequency f_det_S.例文帳に追加

第２のチャネル周波数推定器２１は、計測されたｓｙｎｃ間隔に基づいてチャネル周波数を推定し、推定チャネル周波数ｆ_det_Sを出力し、ＰＬＬ回路１７は、中心周波数を、推定チャネル周波数ｆ_det_Sに設定する。 - 特許庁

To restore a PLL for an uplink reception of a station device without stopping the downlink user packet distribution addressed to another subscriber's device in the case that the station device is provided with a physical layer function module which controls uplink and downlink physical layers.例文帳に追加

局装置は、上り下りの物理層を制御する物理層機能モジュールを備える場合に、他の加入者宅内装置宛ての下りユーザパケット配信を止めることなく、局装置の上り受信用ＰＬＬを回復させること。 - 特許庁

To provide a PLL circuit capable of preventing the erroneous recognition of a deadlock state when activating oscillation and returning to a normal lock state even when falling into the deadlock state after the oscillation activation is ended.例文帳に追加

発振起動時におけるデッドロック状態の誤認を防止することができるとともに、発振起動終了後においてデッドロック状態に陥った場合であっても正常なロック状態に復帰することができるＰＬＬ回路を提供する。 - 特許庁

To provide a receiver for a satellite communication system transceiving a digital video signal in compliance with the MPEG standards that can shorten a channel selection time in the case of selecting a signal from a PLL type LNC(low noise converter).例文帳に追加

ＭＰＥＧ標準に準拠したデジタル映像信号を送受信する衛星通信システムの受信装置においてＰＬＬタイプのＬＮＣ（Low Noise Converter）からの信号を選局する場合に、選局時間の高速化をはかる装置を提供する。 - 特許庁

To reduce data errors by suppressing the violent excessive response of an AGC circuit mounted on a reproduction system when the defective part of the optical disk is reproduced to quickly execute the locking-in of a PLL circuit of its rear stage.例文帳に追加

光ディスクの欠陥部分を再生した際の再生系に搭載されるＡＧＣ回路の過度応答の暴れを抑制し、これによりその後段にあるＰＬＬ回路のロックインを迅速に行ってデータエラーを少なくすること。 - 特許庁

A control voltage generating part 5 for controlling the oscillation frequency of a voltage controlled oscillator provided in the PLL is composed of a first voltage generating part 8 and a second voltage generating part 9 and these respective parts are composed of independent circuits.例文帳に追加

ＰＬＬに設けられた電圧制御発振器の発振周波数を制御する制御電圧生成部５は、第１の電圧生成部８と第２の電圧生成部９とからなり、それぞれが独立した回路から構成されている。 - 特許庁

The PLL circuit consists of frequency dividers 11 and 12, respectively having a plurality of frequency-dividing circuits A1 to An and B1 to Bn, selectors 13 and 14 for selecting these circuits A1 to An and B1 to Bn, a phase detector 15 and a VCO 16.例文帳に追加

それぞれ複数の分周回路Ａ１〜Ａｎ、Ｂ１〜Ｂｎを有する分周器１１、１２、これら分周回路Ａ１〜Ａｎ、Ｂ１〜Ｂｎを選択するセレクタ１３、１４、位相検出器１５およびＶＣＯ１６により構成される。 - 特許庁

A stereo multiplexed signal u(t) and a complex signal 2 (cos (2ωpilt)+jsin (2ωpilt)) from a PLL circuit 2 are received by an SSB demultiplexer 1 and two side band signals are outputted by a digital filter incorporated in an SSB.例文帳に追加

ＳＳＢ復調器１は、ステレオ多重化信号ｕ（ｔ）および、ＰＬＬ回路２からの複素信号２（ｃｏｓ（２ω_ｐｉｌｔ）＋ｊｓｉｎ（２ω_ｐｉｌｔ））を入力し、ＳＳＢ内蔵するデジタルフィルタにより、２つの側波帯信号を出力する。 - 特許庁

A CR oscillation circuit and a PLL oscillation circuit are appropriately used so that those two oscillation circuits can be functioned as high speed oscillation circuits whose power consumption is low, whose oscillation stable waiting time is short, and whose operating lower limit voltage is low.例文帳に追加

ＣＲ発振回路とＰＬＬ発振回路とを使い分けることにより、これら二つの発振回路を低消費電力で発振安定待ち時間が短く動作下限電圧が低い高速発振回路として機能させる。 - 特許庁

When a frequency error monitoring circuit 221 detects a frequency error in an input reference signal 204, a selector 222 selects a holdover reference 231, instead of the input reference signal 204, and inputs the holdover reference to the PLL circuit 201.例文帳に追加

周波数異常監視回路２２１が入力リファレンス信号２０４の周波数の異常を検出すると、セレクタ２２２が入力リファレンス信号２０４の代わりにホールドオーバリファレンス２３１を選択してＰＬＬ回路２０１に入力する。 - 特許庁

The phase comparator 1 compares an external HD that is an input signal resulting from shaping a horizontal synchronizing signal pulse with an internal HD that is a reference signal resulting from frequency-dividing an output pulse from the VCO 3 in the PLL circuit.例文帳に追加

位相比較器１では、水平同期信号をパルス整形した入力信号である外部ＨＤと、ＰＬＬ回路におけるＶＣＯ３の出力パルスを分周した基準信号である内部ＨＤとの位相を比較する。 - 特許庁

A PLL (Phase Locked Loop) 303 generates a timing signal 311 for detecting non-discharge nozzles composed of pulse trains at regular time intervals corresponding to the regular arrangement intervals of patterns on the basis of read image signals output from the imaging element.例文帳に追加

ＰＬＬ（Phase Locked Loop）３０３は、撮像素子から出力された読取画像信号に基づいて、パターンの等配置間隔に対応した等時間間隔のパルス列からなる不吐出ノズル検出用のタイミング信号３１１を生成する。 - 特許庁