「PLL」に関連した英語例文の一覧と使い方(52ページ目) - Weblio英語例文検索

The receiver 1 of this invention uses the memory function to store a plurality of reception frequencies into a group memory section 4 and uses a PLL tuner section 5 to receive a broadcast program with a reception frequency designated by an operation by an entry section 8.例文帳に追加

本発明に係る受信装置１は、メモリ機能によってグループ用メモリ部４内に複数の受信周波数を記憶し、入力部８における操作によって指定された受信周波数の放送をＰＬＬチューナー部５によって受信する受信装置である。 - 特許庁

A reference macro 15 comprises a PLL (phase locked loop) 16 and clock buffers (buffers for sharing in claims) 17 and 18, and has pseudo interconnections 21 and 22 alternative to those corresponding to interconnections of conventional macros 32, 33, and 34 for data communication as shown in the figure.例文帳に追加

基準マクロ１５は、ＰＬＬ１６とクロックバッファ（請求項における分配用バッファ）１７，１８から構成され、前述した図１０，１１の従来例におけるデータ通信用マクロ３２、３３，３４の配線に対応した配線に変わる擬似配線２１，２２を有している。 - 特許庁

That is, either of output signals from the 1st and 2nd PLL local oscillators 44, 45 is fed to the selection circuit 47, and the other output signal is selected from the selection circuit 47 and the switch circuits 47, 48 are used as circuits to ensure isolation.例文帳に追加

すなわち、第１、第２ＰＬＬ局部発振器４４，４５の出力信号のいずれか一方を選択回路４７に供給するとともに、他方の出力信号を選択回路４７から切り離してアイソレーションを確保する回路としてスイッチ回路を使用する。 - 特許庁

To provide a PLL circuit and a DLL circuit that shorten a time up to locking, vary an initial control voltage according to use of a circuit, and prevent the time up to locking from varying with manufacturing conditions etc., and also to provide a DLL circuit capable of speedily reducing jitters.例文帳に追加

ロックするまでの時間を短縮することができ、初期制御電圧を、回路の用途に応じて変更することができ、製造条件等により、ロックするまでの時間が変動することを防ぐことのできるＰＬＬ回路およびＤＬＬ回路を提供する。 - 特許庁

An output signal of an oscillator 21 used for generating a reference signal inputted into a PLL circuit 20 connected to a local oscillator 13 is divided by a frequency divider 24, thereby generating a test signal included in the receiving band of an AM broadcast.例文帳に追加

局部発振器１３に接続されたＰＬＬ回路２０に入力される基準信号を生成するために用いられる発振器２１の出力信号を分周器２４で分周することにより、ＡＭ放送の受信帯域に含まれる試験信号が生成される。 - 特許庁

A PLL 31 generates a reference clock CLK0 in accordance with a reference signal from a reference oscillator 20 and clock delay parts 321-32n of a delay clock signal fs generating part 32 delay the reference clock CLK0 and generate clocks CLK1-CLKn of different timing.例文帳に追加

ＰＬＬ３１は基準発振器２０からの基準信号に応じて基準クロックＣＬＫ０を発生し、遅延クロック信ｆｓ号生成部３２のクロック遅延部３２_1〜３２_nは基準クロックＣＬＫ０を遅延させ、タイミングの異なるクロックＣＬＫ１〜ＣＬＫｎを生成する。 - 特許庁

A system microcomputer 8 and a memory controller 9 reads memory contents stored in the memory circuit 6, performs a process for determining an appropriate frequency dividing ratio N by arithmetic processing, and controls a delay amount of the delay circuit 11 and the frequency dividing ratio N of the PLL circuit 7.例文帳に追加

システムマイコン８およびメモリコントローラ９は、メモリ回路６に記憶されたメモリ内容を読み込み、演算処理により適切な分周比Ｎを求めるための処理を行い、遅延回路１１の遅延量およびＰＬＬ回路７の分周比Ｎを制御する。 - 特許庁

A wobble circuit 12 extracts a wobble signal from a signal read out by an OP head 11, and when a synchronizing signal is produced from this wobble signal, a PLL circuit for reproducing the synchronizing signal is held at the part where the wobble signal is not normally obtained.例文帳に追加

ウォブル回路１２は、ＯＰヘッド１１によって読み出した信号からウォブル信号を抽出し、このウォブル信号から同期信号を生成するときに、ウォブル信号が正常に得られない部分では同期信号再生用のＰＬＬ回路をホールドする。 - 特許庁

The optical disk device 10 is provided with a pickup part 11, a pickup control part 20, a data reproducing circuit 26, a PLL control circuit 27, a CPU 31, a RAM 32, a ROM 33, a LED driving circuit 34a, a LED display part 34b, and an interface circuit 35.例文帳に追加

本発明に係る光ディスク装置１０は、ピックアップ部１１、ピックアップ制御部２０、データ再生回路２６、ＰＬＬ制御回路２７、ＣＰＵ３１、ＲＡＭ３２、ＲＯＭ３３、ＬＥＤ駆動回路３４ａ、ＬＥＤ表示部３４ｂ、インターフェース回路３５を有する。 - 特許庁

In recording information signals by an optical modulation method to the magneto-optical disk 100 by using a recording encoding system combining a PR method and an PLL method, the laser beam power calibration region of the magneto-optical disk 100 is subjected to trial writing.例文帳に追加

ＰＲ法とＲＬＬ法とを組み合わせた記録符号化方式を用いて、光磁気ディスク１００に対して光変調方式により情報信号を記録するときに、光磁気ディスク１００におけるレーザ光パワー校正領域に対して試し書きを行う。 - 特許庁

The PLL circuit 10 includes a 1st voltage-controlled oscillator 12a and a 2nd voltage-controlled oscillator 12b, whose frequency bands differ from each other, and respective output terminals are connected to one input terminal of a phase comparator 16 via a frequency divider 14.例文帳に追加

ＰＬＬ回路１０は、周波数帯域が異なる第１の電圧制御発振器１２ａおよび第２の電圧制御発振器１２ｂを含み、それらの出力端は、分周器１４を介して、位相比較器１６の一方の入力端に接続される。 - 特許庁

To provide a device and a method capable of eliminating a feedback system such as PLL, capable of instantaneously detecting a phase synchronous with a sinusoidal signal even when noise and a surge voltage superimpose the sinusoidal signal such as a system voltage, and capable of correctly determining phase jump with excellent responsiveness.例文帳に追加

ＰＬＬのようなフィードバック系を不要にして、しかも系統電圧などの正弦波信号にノイズやサージ電圧が重畳した場合にも正弦波信号に同期した位相を瞬時に検出でき、さらに正確で応答性よく位相跳躍を判定できる。 - 特許庁

Further, the correction means is provided with an adjustment control signal generation means for outputting an adjustment control signal for adjusting an offset and/or a gain in the clock signal reproduction PLL circuit, and an adjustment means for making an adjustment according to this adjustment control signal.例文帳に追加

また、補正手段に、クロック信号再生ＰＬＬ回路内のオフセット及び／またはゲインを調整する調整制御信号を出力する調整制御信号生成手段と、この調整制御信号に基づく調整を行なう調整手段を設ける。 - 特許庁

To provide the input disconnection detection circuit of an optical receiver which is capable of detecting input disconnection accurately by realizing a circuit that avoids wrong synchronization caused by the effect of synchronous noises in an input disconnection detection based on the synchronous/ asynchronous state of a PLL circuit.例文帳に追加

ＰＬＬ回路の同期・非同期状態を基にした入力断検出について、同期ノイズの影響による誤同期を回避した回路構成を実現して正確な入力断検出を可能にした光受信機の入力断検出回路を提供する。 - 特許庁

To provide a PCR correction circuit adopting a PLL control system employing an externally mounted VCO and an externally mounted smoothing circuit for the PCR correction circuit that can be obtained with a decreased number of components, a decreased circuit scale, and a comparatively easy control method.例文帳に追加

ＰＣＲ補正回路における外付けのＶＣＯ発振器や平滑回路を用いたＰＬＬ制御方式に対し、部品点数や回路規模を減らし、また比較的容易な制御方法で実現可能なＰＣＲ補正回路を提供することを課題とする。 - 特許庁

A system clock generating circuit 21 is constituted of a PLL circuit and outputs a channel bit clock obtained by reproducing a pit signal as an operation clock to be supplied to an encoder 11 until a recording starting position is detected by means of a recording starting position detecting means 19.例文帳に追加

システムクロック発生回路２１はＰＬＬ回路により構成され、記録開始位置検出手段１９により記録開始位置が検出されるまでピット信号を再生して得られるチャンネルビットクロックをエンコーダ１１に供給する動作クロックとして出力する。 - 特許庁

To obtain a transmission reception switching circuit by which a leakage signal fed to a common use antenna through a transmitter side diode is reduced for a transmission slot preceding period before a transmission slot period where the operation of a phase locked loop(PLL) is started.例文帳に追加

送信スロット期間に先立つ位相同期ループ（ＰＬＬ）８の動作が開始される送信スロット先行期間に、送信側ダイオード１_1 を通して共用アンテナ１３に供給される漏洩信号を低減させることが可能な送受切替回路１を提供する。 - 特許庁

A decision is made automatically that an oscillator using a spread spectrum is employed and then a decision is made automatically, based on that decision results, whether PLL circuits in the next and subsequent stages are employed or the output from the oscillator using the spread spectrum is employed .例文帳に追加

本発明はスプレッドスペクトラムを使用した発振器を用いたことを自動判別するとともにその結果によって次段以降のＰＬＬ回路を用いるか前記スプレッドスペクトラムを使用した発振器の出力を用いるかを自動判別するものである。 - 特許庁

To obtain a 2nd clock with sufficient S/N regardless of the restriction of S/N of a noise floor by a clock generation system which inputs a 1st clock, generates a 2nd clock of frequency in specific-ratio relation with the frequency of the 1st clock, and uses PLL circuits.例文帳に追加

第１クロックを入力とし、この第１クロックの周波数と所定比の関係にある周波数の第２クロックを発生する、ＰＬＬ回路を用いたクロック生成システムにおいて、ノイズフロアのＳ／Ｎの制限に関わらず、十分なＳ／Ｎの第２クロックを得ること。 - 特許庁

A signal of a carrier wave section is extracted from the wobble signal Swb detected in a wobble signal detection circuit 28c by a BPF circuit f1 having a center frequency near a fundamental frequency of the carrier wave section, and a clock signal Stim is produced by a PLL circuit f2.例文帳に追加

搬送波部の基本周波数近傍の中心周波数を有するＢＰＦ回路ｆ１により、ウォブル信号検出回路２８ｃで検出されたウォブル信号Ｓwbから搬送波部の信号を抽出し、ＰＬＬ回路ｆ２によりクロック信号Ｓtimを生成する。 - 特許庁

A variable delay device 25 is provided to a post-stage of a voltage-controlled oscillator 21, an output of the variable delay device 25 is used for an output of the PLL circuit 10, and fed to a phase frequency detector 16 as a feedback signal via a 1/N frequency divider 29 or the like.例文帳に追加

可変遅延器２５が電圧制御発振器２１の後段に設けられ、可変遅延器２５の出力は、ＰＬＬ回路１０の出力とされるとともに、Ｎ分周器２９等を介して位相周波数検出器１６へフィードバック信号として送られる。 - 特許庁

When the estimated position straddles a boundary between zones, PLL generating a clock signal is subjected to feed-forward control so as to draw a frequency of the clock signal into the basic frequency of the servo region before the magnetic head reads the servo region at the estimated position.例文帳に追加

推定位置がゾーン境界を跨いでいたら、磁気ヘッドが当該推定位置におけるサーボ領域を読み込む前に、クロック信号を生成するＰＬＬを、クロック信号の周波数を当該サーボ領域の基本周波数に引き込むように、フィードフォワード制御する。 - 特許庁

To provide a PLL circuit having a function of an oscillation stop detection circuit for detecting that the oscillation of a voltage-controlled oscillator is stopped when a phase comparator input signal maintains a voltage that is nearly of VDD or VSS longer than the specified time.例文帳に追加

発振停止検出回路により位相比較器入力信号が規定時間を越えてＶＤＤ付近またはＶＳＳ付近の電圧を維持した時に、電圧制御発振器の発振が停止したことを検出する機能を有するＰＬＬ回路を提供する。 - 特許庁

A phase comparator 1 receiving a reference frame signal compares the phase of a synchronizing frame signal generated from the synchronizing clock signal oscillated from the VCO 5 with the phase of the reference frame signal and the result of phase comparison is given to the digital filter 2 for PLL operations.例文帳に追加

基準フレーム信号を入力し、ＶＣＯ５で発振した同期クロック信号から生成される同期フレーム信号と基準フレーム信号との位相比較を位相比較器１で行い、この位相比較の結果をデジタルフィルタ２に入力してＰＬＬ動作させる。 - 特許庁

Since the boost amount can optionally be adjusted from an HF signal in an optional DVD system, the PLL clock recovery circuit provided to a jitter measurement device main body with one input can be locked and jitter can surely be measured.例文帳に追加

これにより、任意のＤＶＤシステムのＨＦ信号において、ブースト量を任意に調整することができるので、一入力のジッタ測定装置本体に具備されるＰＬＬクロック再生回路をロックさせることができ、ジッタを確実に測定することができる。 - 特許庁

To provide a PLL circuit that limits an operation of a frequency comparator circuit with its output in the case of a lock range of the phase comparator circuit and stably reads data by conducting phase lock even in the case of a recovered data pulse with much clock jitter.例文帳に追加

位相比較回路の引き込み範囲に入っている場合は周波数比較回路の動作をその出力によって制限し、クロックジッタの多い再生データパルスの場合でも位相ロックがかかる安定なデータ読みとり動作を行えるＰＬＬ回路を提供する。 - 特許庁

The PLL circuit comprises a memory 80 which stores a control voltage for each system channel and a processor 100 which loads the control voltage corresponding to a changed channel from the memory 80 when a system channel is changed and provides it to a VCO.例文帳に追加

本発明のＰＬＬ回路は、システムチャンネル別に制御電圧を格納するメモリ８０と、システムチャンネルが変更されると、該変更されたチャンネルに相応する制御電圧をメモリ８０からロードしてＶＣＯに提供するプロセッサ１００と、を含んでを構成する。 - 特許庁

To reduce the number of bit errors of an optical signal by shortening a switching time of a PLL reference clock in interruption of an optical signal to be inputted to a transmission apparatus and input recovery of the optical signal in an optical communication technology of a transmission rate of 40 Gb/s.例文帳に追加

４０Ｇｂ／ｓの伝送速度の光通信技術において、伝送装置へ入力される光信号の断絶および光信号の入力復旧の際のＰＬＬ基準クロックの切り替え時間を短縮し、光信号のエラービット数を低減する。 - 特許庁

To provide a clock generation circuit for an optical disk drive capable of being constructed without using a plurality of PLL circuits, a plurality of VCOs or delay lines, suppressing the power consumption of the entire drive low without considering a temperature characteristic, variation, etc., that are generated and simplifying circuit mounting.例文帳に追加

複数のＰＬＬ回路、複数のＶＣＯまたはディレイラインを使用せずに構成可能で、発生する温度特性やバラツキ等を考慮せず装置全体の消費電力も少なく抑制可能で回路実装も簡単化可能な光ディスク装置のクロック発生回路。 - 特許庁

Before switching to the loading operation from the no-load operation or this inverse switching, a variable output frequency of the variable frequency converter 42 is substantially matched with the line frequency by a PLL device 30, and these phases are matched with each other.例文帳に追加

無負荷運転から負荷運転への切り換えもしくはこの逆の切り換えの前に、ＰＬＬ装置３０によって、可変周波数変換器４２の可変出力周波数が、ライン周波数と実質的に一致させられるとともに、これらの位相が整合される。 - 特許庁

Whether an input signal is a copy guard signal or not is detected and only a horizontal synchronizing signal is extracted during the period of detection, so that the effect of a phase comparator circuit is suppressed, the phase disturbance of the horizontal PLL is minimized and the distortion of an effective video signal part on the upper part of a picture is minimized.例文帳に追加

コピーガード信号かどうかを検出して、その期間に水平同期信号のみを抜き取り位相比較回路の影響を抑え、水平ＰＬＬの位相乱れを最小に抑え、有効映像信号部の画面上部の歪みを最小に抑える。 - 特許庁

To provide a frequency correction method for a recovered clock signal capable of meticulously carrying out adjustment without the need for provision of a plurality of filter circuits in the case of correcting the frequency of the recovered clock signal outputted from a PLL circuit for each reproduction double speed.例文帳に追加

ＰＬＬ回路から出力される再生クロック信号の周波数を再生倍速ごとに補正する際に、複数のフィルタ回路を設けなくともよく、且つきめ細かい調整が行える再生クロック信号の周波数の補正方法を提供する。 - 特許庁

To provide a circuit and method for generating phase variation which can generate an arbitrary phase variation so that the maximum variation quantity of phase variation is not limited, as it does, within a range of phase comparison frequency in a PLL circuit.例文帳に追加

本発明の課題は、ＰＬＬ回路のように位相変動の最大可変量が位相比較周波数の範囲で制限されることなく、任意の位相変動を発生させることができる位相変動発生回路、及び位相変動発生方法を提供することである。 - 特許庁

To provide a control circuit or the like of a brushless motor capable of properly controlling current of motor windings by detecting positions of magnetic poles of a rotor at a rotational frequency of the rotor from low-speed rotation which cannot lock a PLL circuit to high-speed steady-state rotation.例文帳に追加

ロータの回転周波数が、ＰＬＬ回路がロックできない低回転から高速に回転する定常回転に至るまで、該ロータの磁極の位置を検出してモータ巻線の電流を適正に制御できるブラシレスモータの制御回路などを提供すること。 - 特許庁

A phase detector 21, a low pass filter 22 and a voltage controlled oscillator 23 configure a PLL circuit, and an oscillated frequency signal from the voltage controlled oscillator 23 is phase-locked to an intermediate frequency outputted from a frequency converter 11.例文帳に追加

位相検波器２１、低域フィルタ２２及び電圧制御発振器２３は、ＰＬＬ回路を構成し、電圧制御発振器２３の出力発振周波数信号は、周波数変換器１１の出力中間周波数信号に位相同期した信号となる。 - 特許庁

To accurately obtain a phase error value between a reproduced signal and an oscillator output, when a tilt of the oscillator output value is in either of positive or negative in order to improve the detection accuracy of a phase error detection circuit used for a digital PLL circuit.例文帳に追加

ディジタルＰＬＬ回路に用いられている位相誤差検出回路の検出精度向上のため、発振器出力値の傾き値が正負のいずれにおいても、再生信号と発振器出力値との位相誤差値を正確に得ることを目的としている。 - 特許庁

To obtain a reproducing apparatus which correctly decodes effective data inputted consecutively to a preamble without wrong converging a PLL circuit and an AGC circuit into a state in which a clock phase is shifted by 180° to reproduction data while the preamble is being inputted.例文帳に追加

プリアンブルを入力中にＰＬＬ回路とＡＧＣ回路が、クロックの位相が再生データに対して１８０度ずれた状態に誤って収束することがなく、プリアンブルに続いて入力される有効データを正しく復号する再生装置を提供する。 - 特許庁

A loop filter LF that extracts a DC component and a low-frequency component from the output of a phase frequency comparator circuit provided for an input of a voltage-controlled oscillator VCO of this PLL circuit consists of resistors R1, R2 and a capacitor C.例文帳に追加

ＰＬＬ回路の電圧制御発振器ＶＣＯの入力に設ける、位相周波数比較回路の出力から直流成分ないしは低周波数成分を抽出するループ・フィルタＬＦが、抵抗Ｒ１及びＲ２と、コンデンサＣとで構成されている。 - 特許庁

When the wireless communication device transmits wireless signals, a frequency (radio frequency) can be covered which the multiplication part 21 cannot process because a second frequency conversion part (PLL part 22) is selected as a frequency conversion part of the local oscillator 1.例文帳に追加

一方、無線通信機器が無線信号を送信するときは、局部発振器１の周波数変換部として第２の周波数変換部(ＰＬＬ部２２)を選択しているので、逓倍部２１では対応できない周波数(無線周波数)をカバーすることができる。 - 特許庁

To realize a low jitter operation in a PLL or a DLL circuit by properly detecting the synchronization of two signals, a reference clock signal and a clock signal to be compared therewith, with a phase differential signal being continuously output by a phase comparator which compares the phases of these two signals.例文帳に追加

基準クロック信号と比較対象となるクロック信号の両者の位相を比較する位相比較器から位相差信号が出力され続けるＰＬＬ回路又はＤＬＬ回路にあって、両信号の同期を適切に検出して低ジッタ動作を実現する。 - 特許庁

The radio circuit 100 includes a transmission signal generating circuit 110, having a PLL circuit 120 having a voltage-controlled oscillator circuit for generating a transmission signal and outputting the signal, a power amplifier 130 for amplifying the transmission signal, and a frequency-measuring circuit 140.例文帳に追加

無線回路１００は、電圧制御発振回路を有するＰＬＬ回路１２０を有し送信信号を生成して出力する送信信号生成回路１１０と、送信信号を増幅するパワーアンプ１３０と、周波数測定回路１４０とを含む。 - 特許庁

Since the slice level of the color burst signal used by the PLL circuit is selected to be 0 level, even when the color burst signal whose amplitude is distorted is received and since the phase is entirely uniform, the sampling phase is constant to conduct phase locking with correct amplitude.例文帳に追加

ＰＬＬ回路で使用するカラーバーストのスライスレベルを０レベルとすることにより、振幅が歪んだカラーバースト信号が入力されても、その位相は全体に均一であるためサンプリング位相が一定となり、正しい振幅の位相ロック動作が行われる。 - 特許庁

This semiconductor integrated circuit device 1 has a core regulator 7b to generate respective operating power supply voltages from the power supply voltage VCC supplied from the outside, a PLL regulator 7c, a power supply circuit regulator 7d, and a decoder regulator 7e.例文帳に追加

この半導体集積回路装置１には、外部供給される電源電圧ＶＣＣから、各々の動作電源電圧を生成するコア用レギュレータ７ｂ、ＰＬＬ用レギュレータ７ｃ、電源回路用レギュレータ７ｄ、およびデコーダ用レギュレータ７ｅが設けられている。 - 特許庁

A microcomputer 20 adjusts the frequency of a clock signal CLK supplied to a PWM modulating section 12 by controlling a clock generating section 12 constituted in a PLL circuit in accordance with the presence/absence of input sound signals or the sampling frequency of the signals.例文帳に追加

入力音声信号の有無や入力音声信号のサンプリング周波数に応じて、マイコン２０が、ＰＬＬ回路の構成とされたクロック生成部１２を制御し、ＰＷＭ変調部１２に供給するクロック信号ＣＬＫの周波数を調整する。 - 特許庁

In this data transfer circuit 10 installed in each blade in the ATCA device, a clock signal CLK for synchronous data transfer is generated by a PLL part 12 on the basis of clock signals CLK1 or a CLK2 applied from common clock wiring 6a and 6b.例文帳に追加

ＡＴＣＡ装置内の各ブレードに設けられたデータ転送回路１０において、共通のクロック配線６ａ，６ｂから与えられるクロック信号ＣＬＫ１またはＣＬＫ２に基づいてＰＬＬ部１２で同期データ転送用のクロック信号ＣＬＫを生成する。 - 特許庁