「PLL」に関連した英語例文の一覧と使い方(56ページ目) - Weblio英語例文検索

An optically isolated circuit device includes a first opto-isolator circuit that is driven by a first clock signal, and the output of the first opto-isolator circuit is used to drive a phase-locked loop (PLL) that is configured to synthesize a second clock signal having a frequency that is a multiple of the first clock signal frequency.例文帳に追加

光絶縁回路装置は第１のクロック信号によって駆動される第１のオプトアイソレータ回路を含み、第１のオプトアイソレータ回路の出力は、第１のクロック信号周波数の倍数である周波数を有する第２のクロック信号を同期させるように構成された位相ロックループ（ＰＬＬ）を駆動するために使用される。 - 特許庁

To provide a semiconductor integrated circuit (high frequency IC) for communication in which the frequency variation of a PLL circuit can be converged within a predetermined time even if the gain of a high gain amplification circuit (PGA) is switched in the way of reception, and phase noise characteristics and transmission spectrum characteristics can satisfy predetermined conditions during transmission.例文帳に追加

受信の途中でＰＧＡのゲインの切替えを行なってもＰＬＬ回路の周波数変動を所定の時間内に収束させることができるとともに、送信時の位相雑音特性および送信スペクトラム特性が所定の条件を満足することができる通信用半導体集積回路（高周波ＩＣ）を提供する。 - 特許庁

To solve problems in which the lockup time of a PLL can not be optimized over the entire oscillation frequency band of a voltage-controlled oscillator when a measured time of a timer circuit is set to a fixed value and the timer circuit becomes large in circuit scale and microcomputer software is loaded when the measured time is varied by oscillation frequencies.例文帳に追加

タイマー回路の計測時間を一定値に設定する場合は、電圧制御発振器の発振周波数帯域の全域に亘ってＰＬＬのロックアップタイムを最適化できず、発振周波数ごとに計測時間を変える場合は、タイマー回路の回路規模が増大したり、マイコンソフトに負担がかかったりする。 - 特許庁

Changes in the PLL gain parameters, especially voltage controlled oscillator 134 gain and charge pump current, have a significant effect on the PFD 122 outputs, such that the width of the UP and DOWN signals 124, 126 vary as the frequency changes along the spread spectrum profile.例文帳に追加

位相ロックループ利得パラメータ、特に電圧制御発振器１３４の利得およびチャージポンプ電流に変化があると、位相周波数検出器１２２の出力に著しい影響が出て、スペクトル拡散プロファイルに沿って周波数が変化するときにＵＰおよびＤＯＷＮ信号１２４、１２６の幅が変動する。 - 特許庁

The voltage-controlled oscillation means 4 in the clock converter outputs a noninverting feedback signal for a positive feedback loop from one output terminal of a buffer means 13 configuring part of the positive feedback loop employing a voltage-controlled phase shift means 14 and outputs the PLL feedback signal from the other output terminal.例文帳に追加

クロック変換器中の電圧制御発振手段４は、電圧制御型移相手段１４を用いた正帰還ループの一部を構成するバッファ手段１３の一方の出力端子から正帰還ループ用の正帰還信号を出力し、他方の出力端子からＰＬＬ帰還信号を出力する。 - 特許庁

The input signal mask circuit 5 detects the size of the jitter of an input signal on the basis of a blind sector signal from VCO 4, and in the case that the jitter of the input signal is excessive in a degree of unstabilizing the PLL operation (in the case that it is larger than a prescribed value), the input signal is masked to prevent output.例文帳に追加

入力信号マスク回路５は、入力信号のジッタの大小をＶＣＯ４からの不感帯信号に基づいて検出し、入力信号のジッタがＰＬＬ動作を不安定にする程度に過大な場合（所定値よりも大きな場合）に、入力信号をマスクして出力を阻止するようになっている。 - 特許庁

A clock extraction part 16 comprising a PLL circuit is added with a receiving side phase holding part 22 which holds the phase information representing the phase of a clock signal at the time point when transiting from a reception state in which a reception signal is received to a non-reception state, in the case of non-reception state with no reception signal being received.例文帳に追加

ＰＬＬ回路により構成されるクロック抽出部１６に、受信信号を受信していない非受信状態の場合には、受信信号を受信している受信状態から非受信状態へ移行する時点におけるクロック信号の位相を示す位相情報を保持しておく受信側位相保持部２２を追加する。 - 特許庁

An orthogonal detection IC 1 that applies quasi synchronous detection to a digital television signal by using a local oscillation signal has a prescaler 6 that frequency-divides a frequency of the local oscillation signal from a giga Hz band into a mega Hz band and other PLL circuits than the prescaler 6, an LPF 10 and a VCO 21 are integrated in a digital demodulation IC 9.例文帳に追加

デジタルテレビジョン信号を局部発振信号により準同期検波する直交検波ＩＣ１には、局部発振信号をギガヘルツ帯からメガヘルツ帯に分周するプリスケーラ６を有し、プリスケーラ６、ＬＰＦ１０及びＶＣＯ２１以外のＰＬＬの回路をデジタル復調ＩＣ９に集積化させる。 - 特許庁

To provide a lock detector circuit and a PLL circuit comprising it which never outputs a lock detection signal having an erroneous content, even when a phase synchronization is nearly obtained, an input signal suddenly stops or the phase difference is instantaneously 0 in a process of synchronizing with the input signal.例文帳に追加

位相同期に近づいた場合や入力信号が突然停止した場合、あるいは、出力信号が入力信号に同期する過程において瞬時的に位相差が０となる場合であっても、誤った内容のロック検出信号を出力しないロック検出回路、および、それを備えるＰＬＬ回路を提供する。 - 特許庁

The PLL circuit of the present invention is provided with a FDC circuit 10 for frequency data conversion as frequency control system, creates a predetermined time window at the FDC circuit, counts the number of cycles of the oscillation signal from VCO1 during the time of the time window, and decodes the shift from the desired frequency as digital data.例文帳に追加

本発明のＰＬＬ回路は、発振周波数の制御系に周波数・データ変換用のＦＤＣ回路１０を備え、ＦＤＣ回路で基準信号から所定の時間窓を作成し、その時間窓の期間にＶＣＯ１からの発振信号のサイクル数をカウントし、所望の周波数からのずれをデジタルデータとしてデコードする。 - 特許庁

To provide a digital signal reproducing device, in which the normal digital signal reproduction can be continued, by realizing the stable convergent performance even in the diverged state of a tap coefficient of an equalizer while data are not reproduced properly when no signal is inputted or before the PLL is stably operated.例文帳に追加

無信号入力時やＰＬＬが安定に動作する前の正しくデータが再生されない状態において適応等化器のタップ係数が発散した状態からでも安定した収束性能を実現し、正常なデジタル信号再生を継続することが可能なデジタル信号再生装置を提供する。 - 特許庁

A recording clock generation circuit 7 is provided with a PLL circuit provided with an oscillator and generating a recording pulse generation clock (SCLK) for generating a recording clock signal (WCLK) that is a synchronization signal for performing a prescribed modulation processing to recording data to be recorded on an optical disk 1 in synchronization with a wobble signal (WBL).例文帳に追加

記録クロック生成回路７は、発振器を備え、ウォブル信号（ＷＢＬ）に同期させ光ディスク１に記録する記録データに所定の変調処理を施すための同期信号である記録用クロック信号（ＷＣＬＫ）を生成するための記録パルス生成クロック（ＳＣＬＫ）を発生するＰＬＬ回路を備えている。 - 特許庁

To provide a clock data recovery circuit in which jitter characteristics in synchronization can be enhanced and a frequency of a clock generated by a voltage controlled oscillator can be set lower than a data transfer rate by suppressing to zero currents that flow to a phase comparator, a frequency comparator and a charge pump when a PLL for data extraction is synchronized.例文帳に追加

データ抽出用のＰＬＬが同期したときに位相比較器、周波数比較器及びチャージポンプに流れる電流をそれぞれゼロに抑え、同期時のジッタ特性を改善することができ、電圧制御発振器が生成するクロックの周波数をデータ転送レートよりも低く設定できるクロックデータリカバリ回路を得る。 - 特許庁

An analog circuit part 110 containing a mixer 10 and multistage IF amplifiers 20a to 20n and a degital circuit part 120 containing a PLL frequency synthesizer are included and the analog circuit part 110 is made into balanced constitution, so that noise from the digital circuit part 120 to the analog circuit part 110 can be reduced.例文帳に追加

ミキサ１０や多段ＩＦ増幅器２０ａ−２０ｎ等を含むアナログ回路部１１０及びＰＬＬ周波数シンセサイザ１２１を含むデジタル回路部１２０を有し、アナログ回路部１１０を平衡型構成とすることにより、デジタル回路部１２０からアナログ回路部１１０へのノイズ等を低減する。 - 特許庁

To provide a clock switching apparatus suitable for a microcomputer to be used for a system in which variation of power supply voltage is large and capable of suppressing the generation of whiskers at the time of switching clock signals without using a complicated and expensive circuit such as a PLL circuit and capable of accurately detecting the switching timing of two clock signals.例文帳に追加

電源電圧の変動が大きい系で使用されるマイコンに最適なクロック切換装置であって、ＰＬＬ回路のような複雑かつ高価な回路を使用せずに、クロック信号の切換に際しヒゲが発生せず、かつ、２つのクロック信号が切換られたタイミングを正確に検知できるクロック切換装置を提供する。 - 特許庁

To obtain a constitution of a multiple PLL circuit which suppresses the generation of transitional vibration such as vibration generated by overshoot and slip even if a phase of an input signal is abruptly changed, in the case of a step signal during drive control of a motor in which a frequency of the input signal is changed.例文帳に追加

入力信号の周波数が変化するようなモータの駆動制御において、ステップ入力などのように入力信号の位相が急激に変化した場合でも、オーバーシュートやスリップによる振動などの過渡的な振動の発生を抑制することができる多重ＰＬＬ回路の構成を得る。 - 特許庁

The angular velocity sensor has a constitution wherein the fluctuations of the phase of the timing signal are monitored, by providing a phase monitoring means 126 in a PLL circuit 121, and a jitter cancel-value calculating circuit 130 for canceling the fluctuation values of the output signal generated due to the fluctuation of the phase of the timing signal is provided.例文帳に追加

本発明の角速度センサは、ＰＬＬ回路１２１に位相監視手段１２６を設けてタイミング信号の位相の変動を監視するとともに、タイミング信号の位相の変動により生じる出力信号の変動値をキャンセルするジッタキャンセル値算出回路１３０を設ける構成としたものである。 - 特許庁

After the analog TV broadcast wave is converted into an intermediate frequency signal, in the carrier extraction parts 14a, 14b, ..., an audio carrier signal and signals of other channels are removed by a video IF band pass filter to remove an AM modulation component, and a synchronizing carrier signal is generated by a PLL carrier generation part thereafter.例文帳に追加

キャリア抽出部１４ａ、１４ｂ、…は、アナログＴＶ放送波を中間周波信号に変換した後、映像中間周波バンドパスフィルタにて音声キャリア信号と他のチャンネルの信号を取り除いてＡＭ変調成分を除去した後、ＰＬＬキャリア生成部にて同期キャリア信号を生成する。 - 特許庁

To provide a power supply synchronization carrier wave generating device which is small in frequency deviation by synchronizing a frequency with a pilot signal by multiplication processing and PLL processing between the pilot signal and a reference signal and multiplying the frequency in a transmitter-receiver for using power supply synchronization carrier wave processing to perform communication.例文帳に追加

電源同期搬送波処理を用いて通信を行う送受信器において、パイロット信号と参照信号との乗算処理とＰＬＬ処理で周波数をパイロット信号に同期させ、この周波数を逓倍することにより周波数偏差の小さな電源同期搬送波生成装置を提供することにある。 - 特許庁

Among them, the clock signal in a latched state is selectively outputted by a selector 13, the output signal is supplied through an LPF 15 to a voltage controlled oscillator 18 to constitute a PLL, thus the phase of the clock signals outputted from the voltage controlled oscillator 18 is controlled.例文帳に追加

このうち、ラッチ状態にある方のクロック信号をセレクタ１３により選択出力し、この出力信号をＬＰＦ１５を介して電圧制御型発振器１８に与えることでＰＬＬを構成し、電圧制御型発振器１８から出力されるクロック信号の位相を制御するようにした。 - 特許庁

For example, in a charge pump circuit CP within the PLL circuit, three stages of PMOS transistors Tp80-Tp82 connected in series are provided between a power supply voltage Vdd and an output node OUT, and three stages of NMOS transistors Tn82-Tn80 connected in series are provided between a ground voltage Vss and the OUT.例文帳に追加

例えば、ＰＬＬ回路内のチャージポンプ回路ＣＰにおいて、電源電圧Ｖｄｄと出力ノードＯＵＴの間に直列３段接続のＰＭＯＳトランジスタＴｐ８０〜Ｔｐ８２を設け、接地電圧ＶｓｓとＯＵＴの間に直列３段接続のＮＭＯＳトランジスタＴｎ８２〜Ｔｐ８０を設ける。 - 特許庁

The delay test circuit 10 generates an output clock CLK_OUT, by thinning out the middle clock pulse from consecutive clock pulses equal to or more than three of input PLL clocks 20 and supplies the output clock CLK_OUT to the input-side flip-flop 46 and output-side flip-flop 48.例文帳に追加

このディレイテスト回路１０は、入力ＰＬＬクロック２０の３以上の連続するクロックパルスから中間のクロックパルスを間引くことによって出力クロックＣＬＫ_ＯＵＴを生成し、出力クロックＣＬＫ_ＯＵＴを入力側フリップフロップ４６と出力側フリップフロップ４８とに供給するように構成されている。 - 特許庁

An output of an analog-to-digital converter (ADC) 12 for sampling and digitizing a reproduction signal is inputted to a digital phased-locked loop (PLL) circuit 30 via a first equalizing circuit 10 as a digital signal to fetch detection point voltage, and the first equalizing circuit 10 constitutes a transversal filter 13.例文帳に追加

再生信号をサンプリングしてデジタル化するアナログ・デジタル変換器(ADC：analog-to-digital converter１２の出力をデジタル信号のまま第１の等化回路１０を介してデジタル・フェーズロックドループ(PLL:Phase Locked Loop)回路３０に入力して検出点電圧を取り出す構成とし、 上記第１の等化回路１０をトランスバーサルフィルタ１３にて構成する。 - 特許庁

To contribute to transfer rate improvement and reliability improvement of a device by providing a circuit a circuit for satisfying high stability and fast pulling even when signal quality is bad and further mounting the circuit on an information recording and reproducing device about a PLL circuit for extracting a synchronous clock from a wobble detection signal.例文帳に追加

ウォブル検出信号から同期クロックを抽出するＰＬＬ回路に関して、信号品質が悪い場合でも高安定性と高速引込みを満足する回路を提供し、さらには、情報記録再生装置に搭載することによって装置の転送レート向上と信頼性向上に貢献する。 - 特許庁

To absorb a variation in effective gain detected from equalization data by an effective gain having characteristics reverse to those of the detected effective gain in a PLL arranged such that a phase is detected using the equalization data from an equalizer and a sampling clock signal is controlled based on the detected phase information.例文帳に追加

等化器からの等化データを用いて位相を検出し、この検出した位相情報に基づいてサンプリングクロック信号を制御する構成のＰＬＬにおいて、等化データから実効ゲインを検出し、その検出した実効ゲインと逆特性の逆特性実効ゲインで実行ゲインの変動を吸収する。 - 特許庁

This electric motor speed-control device is equipped with a reference pulse judgment part 11 that judges whether a reference pulse Ps is normally given to a PLL control circuit 4 or not, and a protection circuit 12 that prohibits the drive of an electric motor 1 by an electric motor-driving circuit when it is judged that the reference pulse is abnormal by the judgment part.例文帳に追加

ＰＬＬ制御回路４に与える基準パルスＰs が正常に与えられているか否かを判定する基準パルス判定部１１と、この判定部により基準パルスが異常であると判定されたときに電動機駆動回路５による電動機１の駆動を禁止する保護回路１２とを設けた。 - 特許庁

A 47h-code pulse is obtained by detecting, through a 47h-code detector 4, a 47h-code of each TS packet in a parallel converted DVB-ASI signal, supplied to a phase comparator 13 of a PLL circuit via an adaptive phase alternation circuit 5, and phase-compared with a phase reference clock F1 from a frequency divider 8.例文帳に追加

パラレル変換されたＤＶＢ−ＡＳＩ信号の各ＴＳパケットの４７ｈコードが、４７コード検出器４により、検出された４７ｈコードパルスＥが得られ、適応型位相代替回路５を介してＰＬＬ回路の位相比較器１３に供給され、分周器８からの位相基準クロックＦ１と位相比較される。 - 特許庁

A high frequency amplifier circuit 11, a mixer circuit 12, a local oscillator 13, intermediate frequency filters 14 and 16, an intermediate frequency amplifier 15, a limiter circuit 17, an FM detector circuit 18, a stereo demodulator circuit 19, an oscillator 20, and a PLL circuit 21 all composing an FM receiver are formed as a one-chip component 10.例文帳に追加

ＦＭ受信機を構成する高周波増幅回路１１、混合回路１２、局部発振器１３、中間周波フィルタ１４、１６、中間周波増幅器１５、リミット回路１７、ＦＭ検波回路１８、ステレオ復調回路１９、発振器２０、ＰＬＬ回路２１が１チップ部品１０として形成されている。 - 特許庁

When the PLL circuit 4 and a fixing clock generation circuit 5 are changed over in accordance with a level of an input waveform to apply sampling clocks to an A/D converter 2, a pulse height level of the input waveform is monitored by a pulse height-detecting means 12, so that clocks are changed over according to whether the pulse height level is large or small.例文帳に追加

入力波形のレベルに応じてＰＬＬ回路４と固定クロック発生回路５とを切り替えて、Ａ／Ｄコンバータ２にサンプリングクロックを与える場合において、波高値検出手段１２により入力波形の波高値レベルを監視し、その波高値レベルの大小によってクロックの切り替えを行なう。 - 特許庁

LNAs 5a, 5b, quadrature mixers 6a, 6b, phase-shifters 7a, 7b, and VCOs 8a, 8b are made independent from one another for each frequency band and share LPFs 14a-14d, HPFs 16a-16d, baseband variable gain amplifiers 15a-15f, and a PLL circuit 10.例文帳に追加

ＬＮＡ５ａ，５ｂ、直交ミキサ６ａ，６ｂ、移相器７ａ，７ｂ、ＶＣＯ８ａ，８ｂを周波数帯域ごとに独立させ、アンテナ１から受信される信号の周波数帯域が異なっても、ＬＰＦ１４ａ〜１４ｄ、ＨＰＦ１６ａ〜１６ｄ、ベースバンド可変利得増幅器１５ａ〜１５ｆ、及びＰＬＬ回路１０を共有する。 - 特許庁

The parallel/serial conversion circuit comprises: a data conversion circuit 51 to which RGB parallel data and a dot clock are input and which converts the RGB parallel data into RGB serial data on the basis of a multiplying clock; and a PLL circuit which outputs the multiplying clock and stops outputting the multiplying clock in response to a standby signal.例文帳に追加

本発明にかかるパラレル／シリアル変換回路は、ＲＧＢパラレルデータとドットクロックが入力され、逓倍クロックに基づいてＲＧＢパラレルデータをＲＧＢシリアルデータに変換するデータ変換回路５１と、逓倍クロックを出力し、スタンバイ信号によって逓倍クロックの出力動作を停止するＰＬＬ回路と、を備えるものである。 - 特許庁

To provide a frequency comparator circuit, PLL frequency synthesizer test circuit, and its test method capable of composing the frequency comparison circuit of a small number of elements, judging precisely whether or not frequencies of a first and a second signals (for example, an NCLK signal and an MCLK signal) coincide.例文帳に追加

周波数比較回路を少ない素子数で構成できるようにすると共に、第１、第２の信号（例えば、ＮＣＬＫ信号およびＭＣＬＫ信号）の周波数が一致しているか否かを正しく判定できるようにした周波数比較回路、ＰＬＬ周波数シンセサイザテスト回路及びそのテスト方法を提供する。 - 特許庁

At this time, a pattern detecting section 23 detects whether the fluctuation pattern of the regenerative signal is a certain specific pattern (for example, a 3T pattern in the case of a DVD disk) and controls a selecting section 24 to restrain the phase error estimation value of low reliability from being utilized for the control of a PLL for clock extraction.例文帳に追加

このとき、パターン検出部２３は、再生信号の変動パターンがある特定パターン（例えばＤＶＤディスクであれば３Ｔパターン）であるか否かを検出し、信頼性の低い位相誤差推定値がクロック抽出用ＰＬＬの制御に利用されることがないように、選択部２４を制御する。 - 特許庁

A reference clock of which the cycle can be changed is generated by a PLL 402, a synchronized clock synchronized with a timing signal BD for starting the scanning in the main scanning direction is generated based on the reference clock, and an image clock of which the phase can be changed is generated based on the synchronized clock by a clock phase controller 403.例文帳に追加

ＰＬＬ４０２で周期の変更可能な基本クロックを生成し、周期クロック発生器４０３で前記基準クロックから、主走査方向の走査を開始するタイミング信号ＢＤに同期した同期クロックを生成し、クロック位相制御４０３で前記同期クロックから位相の変更可能な画像クロックを生成する。 - 特許庁

Then the oscillator is provided with: an A-D converter 18; a control circuit 21; a D-A converter 20; a first switch 17; a second switch 19; and a capacitor 22 to intermittently activate the PLL frequency synthesizer 31 to calibrate an output oscillation signal Dfo to be a desired frequency and to obtain a calibrated output oscillation signal Sfo.例文帳に追加

そして、Ａ／Ｄ変換機１８、制御回路２１、Ｄ／Ａ変換器２０、第１スイッチ１７、第２スイッチ１９およびコンデンサ２２を備えることによって、ＰＬＬ周波数シンセサイザ部３１を間欠的に働作させ、出力発振信号Ｓｆｏが所望の周波数となるように較正し、出力発振信号Ｓｆｏを得る。 - 特許庁

In an up converter 20, a BPF 55 extracts the reference signal which is generated in a down converter 10 and transmitted via the transmission line L and a PLL circuit 60 synchronizes the output of a local oscillation circuit 61, i.e., a local signal to be used for converting the frequency of the incoming signal with the extracted reference signal.例文帳に追加

アップコンバータ２０では、ダウンコンバータ１０内にて生成され伝送線Ｌを介して伝送されてくる基準信号をＢＰＦ５５が抽出し、ＰＬＬ回路６０が、局部発振回路６１の出力、即ち上り信号の周波数変換に用いるローカル信号を、抽出された基準信号に同期させる。 - 特許庁

To attain a broadband for the frequency of a local oscillation signal outputted from a local oscillation circuit (to extend a frequency variable range) in a wireless apparatus having a VCO circuit and a PLL circuit without increasing the circuit scale by not providing a plurality of VCO circuits.例文帳に追加

ＶＣＯ回路及びＰＬＬ回路を有する無線機の局部発振回路において、ＶＣＯ回路を複数個設けないことで回路規模を大きくすることなく局発発振回路から出力される局発信号の周波数の広帯域化を図る（周波数可変範囲を広げる）ことができるようにすることを目的とする。 - 特許庁

The FPGA 13 calculates the angle of a rotor shaft, so the rotor shaft angle can be calculated faster than conventional technology (tracking type R/D converter) which includes a closed loop composed of a demodulating circuit, a voltage-controlled oscillator, etc., and performs a sort of PLL control, so that a fast response can be made.例文帳に追加

FPGA１３がロータ軸角度計算を計算するので、復調回路及び電圧制御発振器などからなるクローズループを含む一種のＰＬＬ制御を行う従来技術（トラッキング方式のＲ／Ｄコンバータ）に比して、ロータ軸角度計算をより高速に行うことが可能となり、これにより高速応答を図ることができる。 - 特許庁

Each of the slave inverters has a PLL control circuit 202 for controlling an oscillation frequency synchronously with a received PWM synchronization reference signal, executes the PWM control of its own device, and executes speed control and current control corresponding to a speed signal and a current control signal at timing synchronized with the PWM control.例文帳に追加

スレーブインバータは、受信したＰＷＭ同期基準信号に同期して発振周波数を制御するＰＬＬ制御回路２０２を有して自分のＰＷＭ制御を行うと共に、このＰＷＭ制御に同期したタイミングで速度信号および電流制御信号に応じた速度制御および電流制御を行う。 - 特許庁

The mobile phone terminal uses a PLL operating in an intermittent reception section wherein the mobile phone terminal periodically communicates with a base station, to communicate with the intelligent battery pack and acquires battery residual capacity display data, thereby the increase of current consumption due to a clock is reduced.例文帳に追加

携帯端末において、基地局と定期的に通信を行う間欠受信区間において、間欠受信区間で動作するＰＬＬを用いてインテリジェンス電池パックと通信を行い、電池残量表示データを取得することによって、クロックによる消費電流の増加を低減させる、携帯端末を提供する。 - 特許庁

The PLL circuit includes: a phase comparator for detecting the phase difference between a reference signal and a comparison signal; a loop filter; a voltage controlled oscillator for generating the output signal with a frequency corresponding to a control voltage; and a comparison signal generating circuit for feeding-back the comparison signal generated from the output signal to the phase comparator.例文帳に追加

ＰＬＬ回路は、基準信号と比較信号との位相差を検出する位相比較器と、ループフィルタと、制御電圧に応じた周波数の出力信号を生成する電圧制御発振器と、出力信号から生成した比較信号を位相比較器にフィードバックする比較信号生成回路とを有している。 - 特許庁

Additionally, a phase comparator and a phase frequency comparator are used in digital and analog PLLs, respectively, and operation is made so that the cumulative phase error between an ideal period and a reference signal to be generated is reduced in the digital PLL, thus preventing the cumulative phase error from easily occurring in a long-term defect and hence generating the stable clock.例文帳に追加

またディジタルＰＬＬには位相比較器を、アナログＰＬＬには位相周波数比較器を用いると共に、ディジタルＰＬＬでは理想周期と生成する基準信号との累積位相誤差を減らすように動作させることにより、長期間の欠陥時にも累積位相誤差を生じにくくし、安定したクロックを生成する。 - 特許庁

The DSP 13 calculates the angle of a rotor shaft, so the rotor shaft angle can be calculated faster than conventional technology (tracking type R/D converter) which includes a closed loop composed of a demodulating circuit, a voltage- controlled oscillator, etc., and performs a sort, of PLL control, so that a fast response can be made.例文帳に追加

DSP １３がロータ軸角度計算を計算するので、復調回路及び電圧制御発振器などからなるクローズループを含む一種のＰＬＬ制御を行う従来技術（トラッキング方式のＲ／Ｄコンバータ）に比して、ロータ軸角度計算をより高速に行うことが可能となり、これにより高速応答を図ることができる。 - 特許庁

While using an equivalent pulse mask circuit 19 for masking the equivalent pulse and the slit pulse and a phase comparator 19 capable of stopping the operation of phase comparison during a vertical synchronizing period, the PLL circuit capable of supplying stable clocks even to irregular horizontal synchronizing signals inputted during the vertical fly-back period is constituted.例文帳に追加

等価パルスおよび切り込みパルスのマスクを行う等価パルスマスク回路１９と、垂直同期期間に位相比較の動作を停止する事の出来る位相比較器１３を用い、垂直帰線期間に入力される不正規な水平同期信号に対しても、安定なクロックを供給できるＰＬＬ回路を構成した。 - 特許庁

To provide a signal transmission system which can be released from constraints of a setup/hold time at a receiver side without the need for a complicated synchronization circuit such as a PLL circuit for a logic circuit at the receiver side when a logic data signal synchronized with a clock signal is transmitted from one logic circuit to the other between the two logic circuits.例文帳に追加

２つの論理回路間で、一方から他方へクロック信号に同期した論理データ信号を伝送する場合に、受信側の論理回路に、ＰＬＬ回路のような複雑な同期回路を必要とすることなく、受信側のセットアップ／ホールド時間の制約から逃れることができる信号伝送システムを提供する。 - 特許庁