「PLL」に関連した英語例文の一覧と使い方(58ページ目) - Weblio英語例文検索

In the PLL circuit where the frequency of an oscillated output is controlled in response to the result of phase comparison between a fed-back oscillation output and an input signal, an LPF 3 integrates the oscillated output and an output in response to the result of comparison between the integrated output and two threshold values of a Schmitt trigger buffer 6 is applied to a phase comparator circuit 1.例文帳に追加

フィードバックされる発振出力と入力信号との位相比較結果に応じて発振出力の周波数を制御するＰＬＬ回路において、発振出力をＬＰＦ３で積分し、この積分出力についてシュミットトリガ型のバッファ６の２つの閾値との比較結果に応じた出力を位相比較回路１に印加する。 - 特許庁

To accurately detect unlock that periodically occurs in a burst manner in a PLL circuit and to accurately determine a clock system to be a core of a digital signal circuit that can flexibly correspond even to a change in an ambient temperature and abnormality of a frequency to be reference of a carrier frequency of a radio part.例文帳に追加

解決しようとする課題は、ＰＬＬ回路において周期的及びバースト的に生じるアンロックの検出を正確に行い、また、周囲温度の変化にも柔軟に対応することができるディジタル信号回路の中核となるクロック系及び無線部の搬送周波数の基準となる周波数の異常を正確に判断することを可能にすることである。 - 特許庁

A data transfer module 69 in a data control substrate 20 side transfers a data DATA in which a waveform kind data WD (header) generated by a waveform kind data generating part 67 is added to a delivery data SI read out from a buffer 68, at a period synchronized with the timing signal TS generated based on an encoder pulse signal ES by a PLL 66.例文帳に追加

データコントロール基板２０側のデータ転送モジュール６９は、バッファー６８から読み出した吐出データＳＩに波形種データ生成部６７が生成した波形種データＷＤ（ヘッダー）を付したデータＤＡＴＡを、ＰＬＬ６６がエンコーダーパルス信号ＥＳに基づき生成したタイミング信号ＴＳに同期した周期で転送する。 - 特許庁

This up-converter 10 modulates a high frequency input signal RF into a higher intermediate frequency output signal IF, and consists of a mixer circuit 11 comprising a high frequency amplifier RF-AMP, a local frequency amplifier LO-AMP, and a mixer MIX, of a local oscillation circuit OSC and of a phase locked loop circuit PLL.例文帳に追加

アップコンバータ１０は、高周波入力信号ＲＦを、より高い中間周波出力信号ＩＦに変調するものであって、高周波増幅器ＲＦ−ＡＭＰ、局部周波増幅器ＬＯ−ＡＭＰ、及び混合器ＭＩＸで構成される混合回路１１と、局部発振回路ＯＳＣと、位相同期ループ回路ＰＬＬとからなる。 - 特許庁

This storage device has a CPU 110 for executing control on read/write of data to a magnetic disk 21, a PLL circuit 11 for generating a clock signal of a plurality of frequencies, and an OR circuit 104 for selecting a frequency of a clock signal to be supplied to the CPU 110 from the plurality of frequencies according to a control object of the CPU 110.例文帳に追加

磁気ディスク２１へのデータのリード／ライトに関する制御を行うＣＰＵ１１０と、複数の周波数のクロック信号を生成するＰＬＬ回路１１と、ＣＰＵ１１０の制御対象に応じて、該ＣＰＵ１１０へ供給すべきクロック信号の周波数を、複数の周波数の中から選択するオア回路１０４とを備えている。 - 特許庁

While a tap coefficient is successively updated in the phase interpolation filters 9 and 81 in response to a phase offset quantity ϕ of an integrated value of a phase error in a phase offset operator 84, the phase interpolation filter 81 has a tap number/bit width set smaller than that of the phase interpolation filter 9, and a loop delay time is shortened in the PLL 8.例文帳に追加

位相オフセット演算器８４において位相誤差の積算値である位相オフセット量φに応じて、位相補間フィルタ９および位相補間フィルタ８１では、タップ係数が逐次更新されるが、位相補間フィルタ８１は、位相補間フィルタ９と比較して、タップ数／ビット幅が小さく設定され、ＰＬＬ８内のループ遅延時間を短縮する。 - 特許庁

When a reference signal Sr from a main controller MC is inputted to a drive signal controlling part 10 of each toner color, PLL processing is carried out at the same time (synchronizing a deflector 65 with the reference signal Sr by controlling a drive signal Sd so that a phase of the reference signal Sr and a phase of a horizontal periodic signal Hsync establish a predetermined relative relationship).例文帳に追加

メインコントローラＭＣからの基準信号Ｓrが各トナー色の駆動信号制御部１０に入力されてＰＬＬ処理（基準信号Ｓrの位相と水平周期信号Ｈsyncの位相とが所定の相対関係を有するように、駆動信号Ｓdを制御して偏向器６５を基準信号Ｓrに同期させる）が同時に行われている。 - 特許庁

The angle information transmission means consists of: a pulse conversion means 54 for generating a phase pulse signal corresponding to the magnetic pole position from the position signal of the position detector 3; and a demodulation means 63 that receives the phase pulse signal and obtains a first phase signal to be used for current control in a state of being synchronized with the phase pulse signal by means of a PLL circuit.例文帳に追加

角度情報伝達手段は、位置検出器３の位置信号から磁極位置に相当する位相パルス信号を生成するパルス変換手段５４と、この位相パルス信号を受信し、ＰＬＬ回路によって位相パルス信号に同期した状態で電流制御に用いる第１の位相信号を得る復調手段６３とから成る。 - 特許庁

The semiconductor integrated circuit is loaded with a characteristics fluctuation suppression circuit 8 outputting a power supply voltage Vout for operating a RAM 7 which is the characteristics fluctuation suppression object circuit at the speed of a designed center value to the RAM 7 with a control voltage VCTRL supplied to the voltage controlled oscillator 2 of the PLL circuit 1 as characteristic fluctuation information.例文帳に追加

ＰＬＬ回路１の電圧制御型発振器２に供給される制御電圧ＶＣＴＲＬを特性変動情報として特性変動抑圧対象回路であるＲＡＭ７に対して、ＲＡＭ７が設計中心値の速度で動作するような電源電圧Ｖoutを出力する特性変動抑圧回路８を搭載する。 - 特許庁

In a wobble PLL circuit 22, a detector for the defect and modulation 223 is arranged in which variation between adjacent cycles or the variation for one cycle interval in output of a phase comparator 222 is measured, and when its value exceeds a set threshold NOIDETLVL, the value is regarded as a modulated area or the defect, and feedback for the phase comparator output to VCO is masked.例文帳に追加

ウォブルＰＬＬ回路２２に、位相比較器２２２の出力の隣接サイクル間の変動または１サイクル間隔の変動を計測し、その値が設定しきい値ＮＯＩＤＥＴＬＶＬを越えた場合には、変調領域あるいはディフェクトとみなしてＶＣＯへの位相比較器出力のフィードバックをマスクする変調およびディフェクト検出器２２３を設ける。 - 特許庁

A fractional-N mode phase synchronous circuit is provided with, between a loop filter and a voltage control oscillator 6, a low-pass filter 9 with a cutoff frequency which is fully higher than a loop bandwidth frequency of the phase synchronous circuit and which determines a fractional frequency division ratio of a PLL control circuit 8, and which is fully lower than a periodic frequency.例文帳に追加

フラクショナル−Ｎ方式の位相同期回路において、ループフィルタと電圧制御発振器６の間に位相同期回路のループ帯域周波数より十分高くかつＰＬＬ制御回路８の分数分周比を決定する周期周波数より十分低い遮断周波数をもつ低域通過フィルタ９を備えたものである。 - 特許庁

To provide a compact charge pump circuit, which prevents the terminal voltage from being largely deviated from a desired potential for each comparison frequency to suppress a spurious component as a result and provides approximately equal spurious characteristics in a dynamic range of a control voltage, and a compact PLL frequency synthesizer circuit which uses it.例文帳に追加

比較周波数毎にチャージポンプ回路の終端電圧が所望の電位から大きくずれることを防止し、その結果、スプリアス成分が抑えられ、かつ、制御電圧のダイナミックレンジの範囲において、ほぼ同等のスプリアス特性を得ることが可能なコンパクトなチャージポンプ回路及びこれを用いたコンパクトなＰＬＬ周波数シンセサイザ回路を提供すること - 特許庁

The phase deviation of the reproducing clock PCLK generated in a PLL circuit 108 according to a mark signal (TPP) on a disk 1 is steeply corrected according to a phase deviation amount ERR based on a training pattern of a frame start position, and is finely corrected according to the phase deviation amount ERR based on a pre-code of a start position of each segment.例文帳に追加

ディスク１上のマーク信号（ＴＰＰ）に応じてＰＬＬ回路１０８にて生成された再生クロックＰＣＬＫの位相ずれは、フレーム開始位置のトレーニングパターンに基づく位相ずれ量ＥＲＲに応じて急峻に補正され、且つ、各セグメントの開始位置のプリコードに基づく位相ずれ量ＥＲＲに応じて微細に補正される。 - 特許庁

To provide a video display device equipped with a PLL circuit capable of supplying stable clocks even to the signal of a video system having a horizontal synchronizing signal inserted with an equivalent pulse or slit pulse or to the signal of a video system by which the horizontal synchronizing signal is eliminated during a vertical fly-back period, without special sequence control.例文帳に追加

等価パルスや切り込みパルスが挿入された水平同期信号を持つ映像方式の信号や垂直帰線期間に水平同期信号がなくなる映像方式の信号に対しても、特別なシーケンス制御なしで、安定なクロックを供給できるＰＬＬ回路を備えている事を特徴とする映像表示装置を提供するもの。 - 特許庁

Especially, to compensate the PLL circuit operation corresponding to a relative speed deviation caused by the difference between the plus azimuth and the minus azimuth at the time of high-speed searching, a double speed with the equivalent relative speed deviation is selected from the double-speed tape reproducing speeds slower than the tape running speed corresponding to a certain fast searching, and adjustment is made according to this selected speed.例文帳に追加

特に高速サーチ時におけるプラスアジマスとマイナスアジマスの相違に起因する相対速度偏差に対応してＰＬＬ回路の動作を補償するために、或る高速サーチに対応するテープ走行速度よりも低速な倍速テープ再生速度のうちから、相対速度偏差が同等の倍速度を選んで、この選択した倍速度によって調整を行う。 - 特許庁

To provide a PLL circuit which cancels influence of a forward voltage of a diode and further improves the response speed of a LPF wherein the diode is connected in parallel to a circuit by dividing the output voltage of a free-running frequency control voltage supply means of a VCO to be supplied to the LPF into two stages and supplying different voltages.例文帳に追加

ダイオードを回路に並列に接続したＬＰＦにおいて、ＬＰＦに供給するＶＣＯの自走周波数制御電圧供給手段の出力電圧を２段階に分けて異なる電圧を供給することにより、ダイオードの順方向電圧の影響をキャンセルし、更にＬＰＦの応答速度を改善したＰＬＬ回路を提供する。 - 特許庁

The circuit 21 is constituted of a PLL circuit 21a which activates and outputs a clock signal LK when the phase of a reference clock signal RCK coincides with the phase of an internal clock signal PCK oscillated in the circuit and then outputs the signal PCK and a frequency division circuit 21b which divides the signal PCK and outputs the clock signal CK.例文帳に追加

回路２１は、リファレンスクロック信号ＲＣＫの位相と内部で発振した内部クロック信号ＰＣＫの位相とが一致するとロック信号ＬＫを活性化して出力し、信号ＰＣＫを出力するＰＬＬ回路２１ａ及び信号ＰＣＫを分周してクロック信号ＣＫを出力する分周回路２１ｂから構成されている。 - 特許庁

The jitter elimination circuit 150 is constituted of a PLL circuit including a phase comparator for comparing a reference clock signal with a feedback clock signal in phase and outputting a phase difference signal, a loop filter for smoothing the phase difference signal and outputting a control voltage, and a voltage controlled oscillator for generating a feedback clock signal of frequency corresponding to the control voltage.例文帳に追加

ジッタ除去回路１５０は、基準クロック信号と帰還クロック信号との位相を比較して位相差信号を出力する位相比較器と該位相差信号を平滑化して制御電圧を出力するループフィルタと該制御電圧に応じた周波数の帰還クロック信号を生成する電圧制御発振器とを含むＰＬＬ回路で構成される。 - 特許庁

According to this method, an adaptive equalizing FIR filter is provided at the post stage of the digital PLL circuit 10 for designing the values of the tap coefficients of the phase interpolating FIR filter 11, by utilizing the converged value of the FIR filter tap coefficients of the adaptive equalizing FIR filter as an estimate value with a reference of the least-mean-square errors.例文帳に追加

本方法では、ディジタルＰＬＬ回路１０の後段にデータレート周波数における適応等化型ＦＩＲフィルタを設け、適応等化型ＦＩＲフィルタの収束した最小平均二乗誤差の基準におけるＦＩＲフィルタ・タップ係数を推定値として利用して、位相補間ＦＩＲフィルタ１１のタップ係数の値を設計する。 - 特許庁

That is to say, in a PLL-type receiver, calibration data on the cycle time of the demodulating signal is acquired near the reception input threshold level, the AGC voltage in the receiver is used as the phase control voltage of the phase shifter 10; and the phase shifter 10 is made operated to cancel the delay time of the demodulating signal near the input threshold level.例文帳に追加

すなわち、先ず、ＰＬＬ方式の受信機で、受信入力スレッショールドレベル付近で復調信号遅延時間の校正データを取得しておき、次に受信機のＡＧＣ電圧を移相器１０の位相制御電圧とし、入力スレッショールドレベル付近で復調信号遅延時間をキャンセルするように移相器１０を動作させる。 - 特許庁

In comparison with a conventional transmitter which uses an offset PLL, an RF integrated circuit, a power amplifier, a front-end circuit and other necessary external VCO are dispensed with and a triple-band transmitter of GSM/GSM1800/GSM1900 can be constituted, by using one abrupt filter which is lower in price than the VCO, even with the actual transistor performance.例文帳に追加

オフセットＰＬＬを用いた従来の送信機に比べ、ＲＦ集積回路、電力増幅器、フロントエンド回路のほか必要な外付けＶＣＯを削減し、現状トランジスタ性能でもＶＣＯより安価なＳＡＷ等の急峻なフィルタ１つ用いることでＧＳＭ/ＧＳＭ１８００/ＧＳＭ１９００のトリプルバンド送信機を構成できる。 - 特許庁

In a HMW signal detector, a code determining part compares a basic wobble signal with a set reference level, detects a pulse representing the time shift analogously, and determines digitally a code value of the basic wobble signal from pulse width indicating a direction using a channel clock signal and a wobble clock signal generated in a PLL.例文帳に追加

ＨＭＷ信号検出器では、コード決定部が基礎ウォッブル信号と設定された基準レベルとを比較して、時間変化方向性を示すパルスをアナログ的に検出し、ＰＬＬで生成されたチャンネルクロック信号及びウォッブルクロック信号を用いて、方向性を示すパルス幅から前記基礎ウォッブル信号のコード値をデジタル的に決定する光ディスクドライブである。 - 特許庁

A PLL circuit is provided with a control circuit 14 which detects the phase difference between a reference signal REF and a signal F to be compared at every period of the signal REF and outputs phase comparison signals R containing only such information that corresponds to the detected result of the phase difference and only indicates whether the signal F is advance or late at every period of the signal REF.例文帳に追加

基準信号ＲＥＦに対する被比較信号Ｆの位相差を基準信号ＲＥＦの周期毎に検出し、その検出結果に応じた被比較信号が進んでいるか遅れているかだけの情報を有する位相比較信号Ｒを基準信号ＲＥＦの周期毎に出力する制御回路１４を設ける。 - 特許庁

In the PLL circuit comprising a phase comparator, a low pass filter, and a voltage-controlled oscillator, the voltage-controlled oscillator comprises a voltage current conversion circuit for converting a control voltage outputted from the low pass filter into a current, and an oscillation circuit whose oscillated frequency is controlled by the current and comprising a plurality of differential inverter circuits connected in a ring form.例文帳に追加

位相比較器と、ローパスフィルタと、電圧制御発振器とからなるＰＬＬ回路において、電圧制御発振器は、ローパスフィルタから出力される制御電圧を電流に変換する電圧電流変換回路と、該電流により発振周波数を制御されるリング状に接続された複数の差動インバータ回路より構成する発振回路とからなる。 - 特許庁

A procedure for fixing time constant of filters incorporated in a RF(radio frequency) ripple signal generating circuit 8 and a tracking error signal generating circuit 9 after detecting out of lock of a PLL(phase locked loop) 5 by a microcomputer 11, and a procedure for switching time constant of a waveform equalizing circuit 3 after track-on are made unnecessary.例文帳に追加

ＰＬＬ５のロック外れをマイコン１１が検出してからＲＦリップル信号生成回路８、トラッキングエラー信号生成回路９の内蔵フィルタの時定数を固定にするまでの手順と、トラックオンしてから波形等化回路３の時定数を再生線速度追従に切り替える手順を不要にすることで、シークの所要時間の短縮が可能となる。 - 特許庁

A crystal oscillator includes: a tuning fork crystal vibrator; an oscillation circuit including a temperature compensation circuit for continuously correcting an oscillation frequency change caused by the temperature of the vibrator, in a time domain; and a plurality of PLL (Phase-Locked Loop) circuit outputting a high frequency clock signal with the output of the oscillation circuit as source oscillation.例文帳に追加

本発明の水晶発振器は、音叉型水晶振動体と、この振動体の温度による発振周波数の変化を、時間領域で連続的に補正するための温度補償回路を含んだ発振回路とを備え、この発振回路の出力を源振として高周波クロック信号を出力する、複数のＰＬＬ（フェイズロックループ）回路を備える。 - 特許庁

A bitmap image is developed in an image storing section 10 by a CPU (not shown in the figure) and the developed bitmap image is transferred to a parallel-serial converter circuit 40 by a video DMA circuit 30 and is then converted to serial image data by an image basic clock generated by a PLL CLK Generator 30.例文帳に追加

図示されないＣＰＵ等により、画像格納部１０にビットマップイメージを展開し、展開されたビットマップイメージはＶｉｄｅｏＤＭＡ回路３０により、Ｐａｒａｌｌｅｌ−Ｓｅｒｉａｌ変換回路４０に転送され、ＰＬＬ ＣＬＫ Ｇｅｎｅｒａｔｏｒ２０によって生成された画像基本クロックにより、Ｓｅｒｉａｌ画像データに変換される。 - 特許庁

In the case that a phase difference between the input signal and the oscillator output is considerably large, that is the PLL circuit is unlocked, the tracking speed when the frequency of the input signal is largely changed can be enhanced by setting a detected input signal frequency to an output frequency of the oscillator 6.例文帳に追加

更にまた、入力信号と発振器出力との間の位相差が著しく大きい場合、つまりＰＬＬ回路のロックが外れている場合は、入力信号周波数の検出値を発振器６の出力周波数に設定することにより入力信号の周波数が大きく変化したときの追従速度を向上させる。 - 特許庁

A test controller 13 outputs pseudo-random data to a PLL circuit 12 for transmission, which generates a clock including random jitters, and a serializer 11 converts parallel transmission data Transmit Data into serial transmission data SO, by using the clock, and inputs the serial transmission data to a clock data recovery circuit 22 via a serial loop-back circuit 30 and a multiplexer 24.例文帳に追加

テストコントローラ１３から擬似ランダムデータを送信用ＰＬＬ回路１２に出力して、送信用ＰＬＬ回路１２でランダムなジッタを含んだクロックを生成し、シリアライザ１１でこのクロックを用いてパラレルの送信データＴｒａｎｓｍｉｔＤａｔａをシリアル送信データＳＯに変換し、シリアルループバック回路３０およびマルチプレクサ２４を経由してクロック・データリカバリ回路２２に入力する。 - 特許庁

To surely process an input signal, with simple configuration, even when the input signal is deteriorated, by providing an IC card which inputs/outputs various kinds of data with no contact, for example, and an IC card processor which performs data communications with the IC card regarding PLL circuit, demodulation circuit, IC card and IC card processor.例文帳に追加

本発明は、ＰＬＬ回路、復調回路、ＩＣカード及びＩＣカード処理装置に関し、例えば非接触により種々のデータを入出力するＩＣカードと、このＩＣカードとデータ通信するＩＣカード処理装置に適用して、簡易な構成で、入力信号が劣化した場合でも確実に入力信号を処理することができるようにする。 - 特許庁

This unlock detecting method in a PLL circuit performs sampling in a predetermined cycle, counts up by a counter in the case of unlock, compares a value counted up by the predetermined number of cycles with a predetermined threshold in a control part, and outputs an alarm signal when the value counted up exceeds the predetermined threshold.例文帳に追加

ＰＬＬ回路におけるアンロック検出方法であって、予め定められた周期でサンプリングし、アンロックであればカウンタでカウントアップし、予め定められた周期回数でカウントアップした値と予め定められたしきい値を制御部で比較し、カウントアップした値が予め定められたしきい値を超えている場合にアラーム信号を出力すること実現した。 - 特許庁

Supposing that a breadth of a phase difference between a charge signal and a discharge signal at a PLL circuit 34 is not smaller than a specified value, a feedback system of a binarization circuit 31 is reset to turn a slice level of the binarization circuit 31 to an initial value, or a slice level of a binarization circuit 32 is corrected to be an optimum value with the phase difference.例文帳に追加

この発明は、ＰＬＬ回路３４におけるチャージ信号とディスチャージ信号との位相差の幅が規定値以上となった際に、２値化回路３１のフィードバック系をリセットして、２値化回路３１のスライスレベルを初期値にするか、あるいは上記位相差により２値化回路３２のスライスレベルを最適値に補正するようにしたものである。 - 特許庁

Further, the oscillation frequency of a high-frequency oscillation machine 12 for supplying a sinusoidal high-frequency voltage to the counter electrodes 2 is made to follow up the resonance frequency of a load side resonance circuit by a PLL (Phase Locked Loop) circuit 15 to prevent the distortion of the supply voltage and to suppress the generation of the microarcs by a steep noise component, thereby continuously forming the stable plasma.例文帳に追加

さらに、対向電極２に正弦波高周波電圧を供給する高周波発振機１２の発振周波数を、ＰＬＬ回路１５によって負荷側共振回路の共振周波数に追従させ、供給電圧の歪を防止し、急峻なノイズ成分によるマイクロアークの発生を抑止し、安定したプラズマを継続的に生成する。 - 特許庁

As to each flip-flop in a logic circuit shown by RTL data, a detection unit 110 designates each of a clock terminal and a reset terminal of the flip-flop as a starting point and detects logical blocks for multiple entries until reaching any one of a PLL circuit, other flip-flops and an external terminal by tracing an input path of a signal input to a terminal at the starting point.例文帳に追加

検出部１１０は、ＲＴＬデータが示す論理回路における各ＦＦについて、該ＦＦのクロック端子とリセット端子を夫々起点として、該起点の端子に入力される信号の入力経路を遡って、ＰＬＬ回路と、他のＦＦと、外部端子とのうちのいずれかに辿りつくまで、複数入力の論理ブロックを検出する。 - 特許庁

The counters A, B are started simultaneously under the control of a microprocessor 200 and are stopped, after the lapse of a prescribed time, the microprocessor 200 outputs control data used to control the characteristics of the PLL circuit 100, in response to the counts DA, DB of the counters A, B at the stop and furthermore, outputs a selection instruction signal to a clock changeover circuit 110.例文帳に追加

マイクロプロセッサ２００の制御に応じて、カウンタＡ，Ｂが同時にスタートし、所定の時間を経過したとき停止し、停止時カウンタＡ，Ｂのカウント値Ｄ_A ，Ｄ_B に応じて、マイクロプロセッサ２００は、ＰＬＬ回路１００の特性を制御する制御データをＰＬＬ回路１００に出力し、さらに、クロック切り替え回路１１０に選択指示信号を出力する。 - 特許庁

In a print board assembly accommodated in a shield case 52, a terrestrial signal receiving tuner 37 for receiving and tuning a terrestrial signal is disposed in an X_2 side, a PLL circuit 11 is disposed in an X_1 side, and a satellite signal receiving tuner 27 for receiving and tuning a satellite signal is disposed between the X_2 side and the X_1 side.例文帳に追加

シールドケース５２内に収容されているプリント基板組立体には、Ｘ２側に地上波信号を受信して選局する地上波信号受信選局部３７、Ｘ１側にＰＬＬ回路部１１が配置され、その間の部分に衛星信号を受信して選局する衛星信号受信選局部２７が配置されている。 - 特許庁

A means for changing loop gain is connected between the output of a loop filter 29 and a VCO 33 and it switches the loop gain by a control signal outputted from any one of a microcomputer, a PLL synthesizer IC and a link IC at the time of switching a transmission rate by the microcomputer or setting up the frequency dividing ratio N of a programmable divider, and thus it obtains an optional phase noise characteristics.例文帳に追加

ループフィルタ２９の出力とＶＣＯ３３との間にループゲインを可変にする手段を有し、マイコンによる伝送レートの切換えやプログラマブルデバイダの分周数Ｎの設定時に、マイコン、ＰＬＬシンセサイザＩＣ、およびＬＩＮＫ ＩＣのいずれかから出力される制御信号によってループゲインを切換え、任意のフェーズノイズ特性を得る。 - 特許庁

Each digital signal outputted from these A/D converters and a synchronizing signal outputted from a PLL circuit part 14 are inputted to a PLD 13, and being matched in timing with the synchronizing signal, these digital signals are outputted to a scanning line driving circuit 30 and a signal line driving circuit 31 of subsequent stages, and a picture is displayed on a liquid crystal panel 32.例文帳に追加

これらＡ／Ｄ変換器から出力されるディジタル信号各々とＰＬＬ回路部１４から出力される同期信号とがＰＬＤ１３に入力され、同期信号にタイミングを合わせてこれらディジタル信号が後段の走査線駆動回路３０及び信号線駆動回路３１へ出力されて、液晶パネル３２に画像が表示される。 - 特許庁

The data transfer control device 10 includes: an OUT-transfer transmitter circuit 22 which transmits OUT data by driving a serial signal line; a clock-transfer transmitter circuit 24 which transmits a clock signal CLK by driving the serial signal line; a PLL circuit 12 which generates the clock signal CLK; and a power-down setting circuit 260 which sets a power-down mode.例文帳に追加

データ転送制御装置１０は、シリアル信号線を駆動してＯＵＴデータを送信するＯＵＴ転送用トランスミッタ回路２２と、シリアル信号線を駆動してクロックＣＬＫを送信するクロック転送用トランスミッタ回路２４と、ＣＬＫを生成するＰＬＬ回路１２と、パワーダウンモードを設定するパワーダウン設定回路２６０を含む。 - 特許庁

A PLL is configured to include: a reference frequency oscillator 1; a phase comparator 2; a loop filter 3, a voltage-controlled oscillator 4 having a first control voltage terminal 6 for high control sensitivity and a second control voltage terminal 7 for low control sensitivity; a frequency divider 5; and a changeover switch 8 for switching the first and second control voltage terminals 6, 7.例文帳に追加

基準周波数発振器１、位相比較器２、ループフィルタ３、制御感度の高い第１の制御電圧端子６と制御感度の低い第２の制御電圧端子７とを備えた電圧制御発振器４、分周器５、第１及び第２の制御電圧端子６、７を切り替える切替スイッチ８を備えてＰＬＬが構成される。 - 特許庁

To provide a broadband PLL oscillation circuit including a frequency multiplication circuit for obtaining a stable operation without needing a filter for removing an unwanted frequency signal such as a harmonic at the output end of the multiplication circuit and without synchronizing with wrong frequency caused by the unwanted frequency signal in a simple configuration.例文帳に追加

周波数逓倍回路を含む広帯域ＰＬＬ発振回路において、逓倍回路出力端に高調波等の不要周波数信号を除去するフィルタを必要とせず、簡単な構成によって不要周波数信号に起因して間違った周波数に同期することなく、安定した動作が得られる広帯域ＰＬＬ発振回路を提供する。 - 特許庁

Thus, even without making a circuit system for demodulating the encoded video data operate by the system clock in synchronizism with a reference clock (PCR) transmitted from an encoding device side, a demodulation output timing of the encoded video data in synchronism with the PCR can be obtained and the PLL circuit for system clock generation synchronized with the PCR can be dispensed with.例文帳に追加

これにより、符号化装置側から伝送される基準クロック（ＰＣＲ）に同期したシステムクロックにより符号化ビデオデータを復調する回路系を動作させなくとも、ＰＣＲに同期した符号化ビデオデータの復調出力タイミングが得られるようになり、ＰＣＲに同期したシステムクロック生成のためのＰＬＬ回路は不要とできる。 - 特許庁

The PLL circuit and the angular speed sensor using the same are constituted so that an AD converter 21 operates by a timing signal output from a voltage controlled oscillator 26, and a DA converter 24 outputs an analog signal, in response to the output value of the AD converter 21 on the timing signal output from a frequency divider 27.例文帳に追加

本発明のＰＬＬ回路およびそれを用いた角速度センサは、ＡＤ変換器２１が電圧制御発振器２６の出力するタイミング信号により動作し、かつＤＡ変換器２４が分周器２７の出力するタイミング信号でのＡＤ変換器２１の出力する値に応じたアナログ信号を出力する構成としたものである。 - 特許庁

To solve the problem that the amount of hardware is enlarged by requiring a PLL circuit for generating a clock synchronized with a broadcasting station for both a transmitting apparatus and a receiving apparatus when a clock (27MHz) synchronized with the broadcasting station is required at a receiving side in the case of using a transmission line of IEEE1394 or the like for data transfer of an MPEG transport stream.例文帳に追加

ＩＥＥＥ１３９４等の伝送路を用いて、ＭＰＥＧトランスポートストリームをデータ転送する場合、受信側が放送局と同期のとれたクロック（２７ＭＨｚ）が必要な場合、送信装置、受信装置の両方に放送局と同期のとれたクロックを生成するためのＰＬＬ回路が必要となり、ハードウェア量が大きくなる。 - 特許庁

To provide a PLL circuit which can maintain the phase difference between a reference signal and a signal to be compared within a prescribed range even when a free-run frequency is deviated from the frequency of the reference signal due to the manufacturing deviation, secular change, etc., of a VCO(voltage-controlled oscillation circuit) without increasing the circuit scale nor performing status detection using many condition data.例文帳に追加

回路規模を増大させたり、多くの条件データを用いて状態検出を行ったりすることなく、ＶＣＯの製造偏差あるいは経時変化等で、フリーラン周波数が基準信号の周波数からずれた場合であっても、基準信号と被比較信号との位相差を所期の範囲に保つことができるＰＬＬ回路を提供する。 - 特許庁